JPS61287243A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61287243A JPS61287243A JP12928985A JP12928985A JPS61287243A JP S61287243 A JPS61287243 A JP S61287243A JP 12928985 A JP12928985 A JP 12928985A JP 12928985 A JP12928985 A JP 12928985A JP S61287243 A JPS61287243 A JP S61287243A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- circuit device
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタスライス方式を用いて製造する半導体
集積回路装置に関し、特にゲートアレイＬＳＩの配線構
造に関する。
集積回路装置に関し、特にゲートアレイＬＳＩの配線構
造に関する。
ゲートアレイＬＳＩとは、ＬＳＩを製造する時に、配線
工μ前までのＬＳＩをあらかじめつくっておき、個々の
開発品樵に厄じて配線パターンを形成し、所望の電気回
路動作を実現したＬＳＩであシ、従来この撞の配線は配
線領域の基板上に構成されていた。
工μ前までのＬＳＩをあらかじめつくっておき、個々の
開発品樵に厄じて配線パターンを形成し、所望の電気回
路動作を実現したＬＳＩであシ、従来この撞の配線は配
線領域の基板上に構成されていた。
ゲートアレイＬＳＩの構成を第２図に示す。ＬＳＩテ、
グ１０はその周囲にボンディングパッド及び入出力回路
鎖酸１４を持ち、内部にはトランジスタ等の素子から成
る基本セル１１をＸ軸力向に配列した基本セル列１２を
配線領域１３を挾んで繰り返し配置した構成を採ってい
る。所望の電気回路動作を得るために、ｌｉ４接した基
本セル１１を１個あるいは数個結線してＮＡＮＩ）や７
す、グア０ツク等を形成する。そして複数個の基本セル
１１で形成した各種論理ゲート間を論理回路図に従って
配線することによって１つのＬＳＩ６！ｌｊｔ成する。
グ１０はその周囲にボンディングパッド及び入出力回路
鎖酸１４を持ち、内部にはトランジスタ等の素子から成
る基本セル１１をＸ軸力向に配列した基本セル列１２を
配線領域１３を挾んで繰り返し配置した構成を採ってい
る。所望の電気回路動作を得るために、ｌｉ４接した基
本セル１１を１個あるいは数個結線してＮＡＮＩ）や７
す、グア０ツク等を形成する。そして複数個の基本セル
１１で形成した各種論理ゲート間を論理回路図に従って
配線することによって１つのＬＳＩ６！ｌｊｔ成する。
従来のマスタスライス方式の半導体集積回路装置は、配
線領域の基板の上で、金属配線によって相互配線を行な
っていた０このため配線の多い場所では配線領域が小さ
いと配線が困難となる〇一つのＬＳＩテッグ上の基本セ
ル数が多くなると、相互配線の数が増加するので、配線
領域も大きくしなければ相互配線できなくなる。このた
め基本セル数が増えるほど配線領域も大きなものとなシ
、テッグ丈イズが犬さくなり、ＬＳＩの製造費用が高い
ものとなる。
線領域の基板の上で、金属配線によって相互配線を行な
っていた０このため配線の多い場所では配線領域が小さ
いと配線が困難となる〇一つのＬＳＩテッグ上の基本セ
ル数が多くなると、相互配線の数が増加するので、配線
領域も大きくしなければ相互配線できなくなる。このた
め基本セル数が増えるほど配線領域も大きなものとなシ
、テッグ丈イズが犬さくなり、ＬＳＩの製造費用が高い
ものとなる。
不発明は上記実情に鑑みてなされたもので、その目的は
ゲートアレイＬＳＩのテ、グサイズが従来より小さく、
製造費用を低減させることのできる半導体集積回路装置
を提供することにある０本発明のマスタスライス方式の
半導体集積回路装置は、能動素子及び受動素子を機能的
に組合せてなる複数の半導体素子領域と、該半導体素子
領域間の配線を行なうための配線領域を１するマスタス
ライス方式の半導体集積回路装置において、配線領域の
基板内部に低抵抗層を設け、該低抵抗層を半導体素子領
域間の配線の一部として使用している。
ゲートアレイＬＳＩのテ、グサイズが従来より小さく、
製造費用を低減させることのできる半導体集積回路装置
を提供することにある０本発明のマスタスライス方式の
半導体集積回路装置は、能動素子及び受動素子を機能的
に組合せてなる複数の半導体素子領域と、該半導体素子
領域間の配線を行なうための配線領域を１するマスタス
ライス方式の半導体集積回路装置において、配線領域の
基板内部に低抵抗層を設け、該低抵抗層を半導体素子領
域間の配線の一部として使用している。
〔実施例〕
本発明について図面を参照して説明する０第１図は本発
明の一笑施例で、ゲートアレイム８Ｉテツグ内部の一部
分を示し、配線領域１３の基板内部に低抵抗層１５を１
゛する０この低抵抗層は不純物拡散やイオン注入などの
方法によシ形成される。これら低抵抗層は基本セル１１
と１ｆｆＪ様にＸ軸力向に配列さ五ていて必要に応じて
配線の一部として使用される０ 第３図は本発明のゲートアレイＬＳＩの結線例を具体的
に示すものであるＯここで１６はコンタクトホールであ
る０ 第４図は、従来のゲートアレイＬＳＩチックの配線領域
の一部分の断面図で、ゲートアレイＬＳＩチック基板１
０．および絶縁層１７の上で、金属配線１８によって相
互配線を行なっている０第５図は本発明のゲートアレイ
ＬＳＩチックの配線領域の一部分の断面図で、金属配線
１８と基板内部の低抵抗層１５を使用して相互配線を行
なっている。
明の一笑施例で、ゲートアレイム８Ｉテツグ内部の一部
分を示し、配線領域１３の基板内部に低抵抗層１５を１
゛する０この低抵抗層は不純物拡散やイオン注入などの
方法によシ形成される。これら低抵抗層は基本セル１１
と１ｆｆＪ様にＸ軸力向に配列さ五ていて必要に応じて
配線の一部として使用される０ 第３図は本発明のゲートアレイＬＳＩの結線例を具体的
に示すものであるＯここで１６はコンタクトホールであ
る０ 第４図は、従来のゲートアレイＬＳＩチックの配線領域
の一部分の断面図で、ゲートアレイＬＳＩチック基板１
０．および絶縁層１７の上で、金属配線１８によって相
互配線を行なっている０第５図は本発明のゲートアレイ
ＬＳＩチックの配線領域の一部分の断面図で、金属配線
１８と基板内部の低抵抗層１５を使用して相互配線を行
なっている。
不発明のゲートアレイＬＳＩチックにおいては、配線領
域の基板内部に低抵抗層をＭしており、この低抵抗層を
配線の一部として使用するため、配線の多い場所でも容
易に配線が行なえる。また従来の配線領域内に形成した
低抵抗層を配線として使用するので、従来配線の使用数
を世減し、結果として配線領域全体を小さくできる０従
ってゲートアレイＬＳＩのテップサイズを縮少させるこ
とができ、製造費用を低減させることができる０以上の
ように本発明によれば、ケートアレイＬＳＩのテ、グサ
イズが従来よりも小さく、製造費用を低減させた半導体
集積回路装置を実現できる０
域の基板内部に低抵抗層をＭしており、この低抵抗層を
配線の一部として使用するため、配線の多い場所でも容
易に配線が行なえる。また従来の配線領域内に形成した
低抵抗層を配線として使用するので、従来配線の使用数
を世減し、結果として配線領域全体を小さくできる０従
ってゲートアレイＬＳＩのテップサイズを縮少させるこ
とができ、製造費用を低減させることができる０以上の
ように本発明によれば、ケートアレイＬＳＩのテ、グサ
イズが従来よりも小さく、製造費用を低減させた半導体
集積回路装置を実現できる０
第１図は本発明のゲードアレイＬＳＩテップ同部の一部
分を示す図である。第２図は従来のゲートアレイＬＳＩ
のテ、１図、第３図は本発明のゲートアレイＬＳＩの結
線例を示す図である０第４図は従来のゲートアレイＬＳ
Ｉチックの配線領域の一部分のｗｒ面図、第５図は本発
明のゲートアレイＬＳ［チックの配線領域の一部分の断
面図であるＯ １Ｏ・・・・・ゲートアレイＬＳＩチック％１１・・・
・・・基本セル、１２・・・・・基本セル列、１３・・
・・・配線領域、１４・・・・・・ボンディングバッド
及び入出力回路領域、１５・・・・・低抵抗ｆｆｉ、１
６・・・・・・コンタクトホール、１７・・・・・・？
Ｐ２縁層、１８・・・・・・金属配線。 奉１ 図 巣２ 図 （鎚来例） 巖 ３ 図 ＃４ 図 Ｏ 第ダ茹
分を示す図である。第２図は従来のゲートアレイＬＳＩ
のテ、１図、第３図は本発明のゲートアレイＬＳＩの結
線例を示す図である０第４図は従来のゲートアレイＬＳ
Ｉチックの配線領域の一部分のｗｒ面図、第５図は本発
明のゲートアレイＬＳ［チックの配線領域の一部分の断
面図であるＯ １Ｏ・・・・・ゲートアレイＬＳＩチック％１１・・・
・・・基本セル、１２・・・・・基本セル列、１３・・
・・・配線領域、１４・・・・・・ボンディングバッド
及び入出力回路領域、１５・・・・・低抵抗ｆｆｉ、１
６・・・・・・コンタクトホール、１７・・・・・・？
Ｐ２縁層、１８・・・・・・金属配線。 奉１ 図 巣２ 図 （鎚来例） 巖 ３ 図 ＃４ 図 Ｏ 第ダ茹
Claims (1)
- 能動素子及び受動素子を機能的に組合せてなる複数の半
導体素子領域と、該半導体素子領域間の配線を行なうた
めの配線領域とを有するマスタスライス方式の半導体集
積回路装置において、配線領域の基板内部に低抵抗層を
設け、該低抵抗層を半導体素子領域間の配線の一部とし
て使用したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12928985A JPS61287243A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12928985A JPS61287243A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287243A true JPS61287243A (ja) | 1986-12-17 |
Family
ID=15005892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12928985A Pending JPS61287243A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719495A (en) * | 1990-12-31 | 1998-02-17 | Texas Instruments Incorporated | Apparatus for semiconductor device fabrication diagnosis and prognosis |
-
1985
- 1985-06-14 JP JP12928985A patent/JPS61287243A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719495A (en) * | 1990-12-31 | 1998-02-17 | Texas Instruments Incorporated | Apparatus for semiconductor device fabrication diagnosis and prognosis |
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