JPS6126330A

JPS6126330A - 抵抗分圧回路

Info

Publication number: JPS6126330A
Application number: JP14737884A
Authority: JP
Inventors: Eiji Masuda; 英司増田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-16
Filing date: 1984-07-16
Publication date: 1986-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は半導体基体上に形成され、高精度な電圧分割
を実現する抵抗分圧回路に関する。

〔発明の技術的背景とその問題点〕

半導体基板上に形成される抵抗分圧回路は、その機能単
独で構成されることは少なく、たとえばデジタルアナロ
グ変換器（１）Ａコンバータ）の基準電圧発生回路とし
て同一基板上に形成される。

第１１図は従来の抵抗分圧回路が用いられているＤＡコ
ンバータの構成を示す回路図である。

図において１ノは抵抗分圧回路である。この抵抗分圧回
路１ノは、所望する分圧電圧を取出す複数の電圧タッグ
Ｔ１ないしＴＮ−１を持った抵抗体１２の両端に、基準
電圧回路１３からの基準電圧を供給することにより、各
電圧タ、プＴ工ないしＴＮ−１にそれぞれ値が異なって
いる分圧電圧を発生させる。他方、デジタル入力信号を
受けて、スイッチ制御デコーダ１４はスイッチアレイ１
５内のスイッチＳを選択的にオン、オフ制御する。上記
スイッチアレイ１５内の各スイッチＳの一端はそれぞれ
特定の電圧タップＴｉ（ｉ＝１ないしＮ−１）に接続さ
れておシ、他端はアナログ電圧出力端子１６に共通に接
続されているので、この出力端子１６からはいずれか１
つの′電圧タッゾＴｉの′電圧が出力される。

このようなりＡコンバータでは、デジタル入力信号に対
応したアナログ出力が抵抗分、圧回路１１による分圧電
圧として得られることは周知である。

ところで、最近の集積回路技術の発達はよシ高度なシス
テムをＩＣ化することが要求され、不可避的に、よシ高
精度なりＡコンバータが低いコストで内蔵されることが
要求されている。

たとえば、デノタルオーディオ機器では多数ビット、例
えば１４ないし１６ビツトの高精度のＤＡコンバータを
用いてオーディオ信号を復調する種々の方法が提案され
ているとともにそのＩＣ化が研究されている。

上記のような用途の提案技術としてはたとえば次のよう
なものがある。

■　特願昭５７−１５５５２１号の出願の願書に最初に
添附された明細書に記載されている発明の技術。

化 ■　ＩＥＥＥ　Ｊ　５ｏｌｉｄ　Ｓｔ７’ｔｅ　Ｃ１ｒ
ｃｕｉｔｓ　Ｖｏ１８Ｃ−１８，４３，１９８３年６月
ＦＡ１４ＢｔｔＭｏｎｏｔｏｎｉｃ　ＮＭＯ８Ｄ／Ａ　
Ｃｏｎｖｅｒｔｅｒ　Ｊ　　（ＨａｎｓＵｌｒｉｃｈｐ
ｏｓｔ　＆　Ｋａｒｌ　５ｃｈｏｐｐｅ　）の技術。

■　　１　９８４　　Ｉ　ｇＥＥ　ＩＮＴＥＲＮＡＴＩ
ＯＮＡＬ　５ＯＬＩＤＳＴＡＴＥ　ＣＩＲＣ’ＵＩＴＳ
　Ｃ０ＮＦＥＲＥＮＣＥのＤｉｇｅｓｔＰａｐｅｒの第
６６頁ないし第６７頁に記載されているＦ　Ａ　Ｔｒｉ
ｍｌｅｓｓ　１６ｂ　ＤｉｇｉｔａｌＰｏｔｅｎｔｉｏ
ｍｅｔｅｒ　」（Ｐｅｔｅｒ　）Ｉｏｌｌｗａｙ）の技
術。

上記の技術はいずれも研究、試作の段階であシ、ＩＣと
して低コストで容易に多数ビットのものが構成できるも
のではない。その理由は、内蔵の抵抗分圧回路そのもの
の精度が通常のＩＣゾロセスで製造する場合に１０ビ、
ト程度しか実現できないことによる。このことは上記■
の文献の第１表に記載されているが、本発明者もテスト
デバイスを測定することによりこれを確認している。

第１２図は、シリコングー）　ＣＭＯＳプロセスと称さ
れている標準的なＬＳＩ７０ロセスを用いてシリコン基
板上に形成した多結晶シリコンを抵抗体とし、１２８個
の電圧タップを持つ抵抗分圧回路を使用した４個のＤＡ
コンバータの直線性誤差を測定した特性曲線図である。

すなわち、この特性曲線図では、各電圧タップの出力電
圧を測定し、等分割である幾何的形状できまる理想電圧
値に対する誤差をプロットしたものである。この特性曲
線図から明らかなように、電圧り、ｆの中心部で最も直
線性誤差が大きくなっており、±１．　ＯＸ　１０−３
程度つま＃）１０ビ、ト程度（１／２）ばらついている
。この原因は製造された各タ、ゾ抵抗の抵抗値が異なっ
ているためである。多結晶シリコンの抵抗体の抵抗値が
仕上シで均一にならない理由は種々考えられるが、本発
明者は多結晶シリコンの膜厚のチップ上でのグラジェン
トの存在が最大理由であると指摘するものである。それ
はグラジェントが存在するという仮定のもとに推論した
結果が上記第１２図の特性曲線をよく説明できるからで
ある。

以下、このことを詳細に説明する。抵抗＃−ヲ゛構成す
る多結晶シリコン膜は、通常のシリコングー）　ＭＯＳ
　−ＬＳＩ製造工程の中では減圧ＣＶＤ法によってもっ
ばら形成されている。それは膜厚の均一化、均質化、量
産性の良さ等の特性を実現できるからである。

実際に市販されているｃｖＤリアクタ装置では、多結晶
シリコン膜を形成する場合、膜厚５０００久の設定値に
対し１枚のウェハ内で±１チないし±２％程度のばらつ
きが生じる。このばらつき数値は装置の機鍾、・マツチ
処理するウェハの枚数、ウェハの設置間隔等によって異
なるが、１枚のウェハ内での膜厚のばらつきの分布はウ
ェハの極く周辺部を除けばほぼランダムに分布している
と考えられる。

一方、ベレット上に形成される抵抗体としての多結晶シ
リコン膜は、タッグ数によっても異なるが、その長σが
略５刷程度であるから、膜厚の変化は単純増加であり、
そのグラジェントは略±１　％　／　５　ｒｔａ＋＋程
度になると思われる。従って、この抵抗体の断面のモデ
ルは第１３図のようになる。この第１３図において、最
も膜厚の薄い部分での膜厚をｔ、最も膜厚の厚い部分で
の膜厚をｔ＋Ｎ・δｔとすると、このときのグラジェン
トＧ　（＝Ｎ・δ１／１）が±１チ程度になるというこ
とである。いまこの抵抗体にＮ−１個のタッグを設け、
一端はアースに接続し、他端には基準電圧ｖＲを供給し
たときに、Ｍ番目のタッグ電圧ｖＭの基準電圧Ｖ、に対
する比を求めてみる。

ただし、第１３図の等価回路である第１４図中に示され
る各電圧タッグ間のセグメント抵抗ｒ１（ｒ１＝１ない
しＮ）の値は、δｒづつ順次加算、つｔｂ膜厚がδｔづ
つ渡少しているので次の１式％式％上記２式に１式を代入すると次の３式が得られる。

１（１−老（Ｎ＋１））（１＋々（Ｍ＋１））＝　ｊ（
１＋”−（Ｍ−Ｎ、））　　　　・・・・・・・・・３
ここで、δｒ　／ｒ６　＜１の近似を”用いた。また、
（δｒ／ｒ６　）２の微少量は無視した。

ここでｖＭ／ｖＲの理想値はＭ／Ｎであるから、このと
きの誤差Ｅは次の式で示される。

この４式は、上記誤差ＥがタッグＭに対して２次曲線と
なることを示し、第１５図で示すよの中央の点で最大誤
差−Ｎａｒを示す。

８ｒ（１次に抵抗体の膜厚と関連づける。各タッグの抵抗値ｒは
次式で与えられる。

ｒ　＝ρ・□　　　　　　　　　　・・・・・・・・・
５−ｔただし、ｔは抵抗体の長さ、Ｗは抵抗体の幅、ｔは膜厚
、ρは比例定数である。

従って、その微少変化δｒは膜厚の微少変化δｔに対し
て次のような関係がある。

δｒ＝−ρ□δｔ　　　　　・ｍ１・・６ｔ２れる。

ＮａｔここでＧ＝−７−は、抵抗体膜厚の変化比を示している
。

以上の結果を前記第１２図の特性曲線図と比べてみると
極めて良く一致していることがわかる。まず、前記第１
５図に示すように、誤差曲線は略２次曲線となり、中央
点で最大誤差を生じ、その値は膜厚の一定のグラジェン
トＧに対して略茗で与えられる。上記一定のグラジェン
トＧは現状のプロセスでは≦１％１５閣程度であるから
、最大誤差としては略Ｉ　Ｘ　１０−３（０，１％）と
なり、非常に良く一致している。

このように、多結晶シリコンを抵抗体１２として通常の
ＬＳＩプロセス装置で制御しつつ製造された前記第１１
図内の抵抗分圧回路１１では、その抵抗値を高々０．１
％程度（１０ビツト）の精度でしか製造できないという
欠点があシ、その原因は膜厚がペレット上で一定のグラ
ジェント±１係を持つという製造限界に起因しているも
のである。

多結晶シリコンの他に抵抗体として使用できるＬＳＩゾ
ロセスに適合した材料としては金属膜。

拡散層等かめるが、その製造工程からみて多結晶シリコ
ンはど均一な膜厚を持たず、上記の欠点はそのまま引継
がれるとともにむしろ増大するものである。

また従来、ＩＣペレット製造後に抵抗体をトリミングし
て必要な精度を出すという方法も考えられるが、トリミ
ングコストが非常に高価であり、また上記したようにす
べてのタ、ｆ抵抗についてトリミングを要することにな
るので実際上不可能である。

従って、従来の抵抗分圧回路では、多数ビットの高精度
のＤＡコンバータを、通常のＩＣ７’ロセスを使って低
価格で実現することができない。

〔発明の１自ｊ〕この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、その膜厚のプロセスコ
ントロールが通常のグロセスレベルであっても抵抗分圧
の直線性精度を従来の１０ビット程度よりも飛躍的に高
くすることができ、しかも抵抗体のトリミングを必要と
しないモノリシックのデノタルアナログ変換器を実現す
ることができる、半導体基板上に構成可能な抵抗分圧回
路を提供することにある。

〔発明の概要〕

上記のような目的を達成するためこの発明では、基準電
圧を分圧して複数の電圧タップから出力する第１の抵抗
体を半導体基体上に形成し、上記第１の抵抗体と実質的
に同一のパターン形状を持ち、上記基準電圧を分圧して
複数の電圧り、ｆから出力する第２の抵抗体を上記第１
の抵抗体と相互に点対称の位ｌＪｔとなるように上記半
導体基体上に形成し、上記第１．第２の抵抗体の対応す
る各′Ｆｎ圧タップがら出力される基準電圧の分圧電圧
を平均化して所望の電圧を得るようにしている。このよ
うにすれば、抵抗体を構成する材料の膜厚が半導体基板
上で一定のグラジェントを持っていても、それに上る分
圧電圧の直線性誤差は高い精度でキャンセルされ、はぼ
理想に近い抵抗分圧回路を構成することができる。

〔発明の実施例〕

以下、図面を参照し７てこの発明の一実施例を（ＤＡコ
ンバータ）に実施した場合の回路図である。図において
２ノは抵抗分圧回路である。

この抵抗分圧回路２ノには、分圧電圧を取出す複数の電
圧タック’ＴＩないしＴＮ−１それぞれが設けられた第
１の抵抗体２２および第２の抵抗体２３が備えられてい
る。上記第１の抵抗体２２および第２の抵抗体２３はそ
れぞれ、半導体基板上において、第１図中の点Ｐを中心
にして互いに点対称となるような位置に堆積形成される
多結晶シリコン膜、金属抵抗膜、あるいは半導体基板内
に拡散形成される拡散抵抗層等によって構成されている
。

上記第１、第２の抵抗体２２．２３それぞれの両端には
、基準電圧回路２４からの基準電圧が供給されるように
なっておシ、これにより第１、第２の抵抗体２２．２３
の各電圧タッグＴ１ないしＴＮ−１には基準電圧を分圧
した分圧電圧が発生される。

さらに第１図において、第１．第２のスイッチ制御デコ
ーダ２５．２６ｔ４：、同一のデシタル入力信号に応じ
て、第１、第２のスイッチアレイ２７．２８内の各スイ
ッチＳを選択的に動作きせる。上記第１、第２のスイッ
チアレイ２７゜２８内のスイッチＳの一端は、第１、第
２の抵抗体２２．２３それぞれの対応する特定の電圧タ
ラｆ　Ｔ１（ｉ　＝１ないしＮ−１）に接続されており
、第１、第２のスイッチアレイ２７．２８内の全てのス
イッチＳの他端はアナログ電圧出力端子２９に共通に接
続されている。

上記第１、第２のスイッチアレイ２７．２８内のスイッ
チＳとしては、たとえばオン抵抗が純抵抗性であるＭＯ
Ｓスイッチが使用可能である。

また上記第１、紀２の抵抗体２２．２３での電圧タップ
ＴＩないしＴＮ−１の取出し位置は・所望する分圧電圧
の値によって決定され、たとえばＮ個の等分割電圧が必
要な場合には、幾何学的に等間隔な位置にタップ位置を
設定すればよい。

さらに上記第１、第２のスイッチ制御デコーダ２５．２
６は５論理ダ一ト回路を用いた周知の回路で構成するこ
とができる。

このような構成ＯＤＡコンバータにおいて、デシタル入
力信号はアナログ電圧出力端子２９から出力されるアナ
ログ出力電圧に対応するように所定のコード化がなされ
ている。

第１、第２のスイッチ制御デコーダ２５．２６は同一の
デシタル入力信号を受け、そのコードに従って特定のス
イッチＳを選択してオン状態にさせ、他のスイッチＳは
全てオフ状態にする。

従って第１の抵抗体２２で発生されている１つの分圧電
圧が特定の電圧タップＴｉから取出され、アナログ電圧
出力端子２９に導かれる。他方、これと同様に第２の抵
抗体２３で発生されている１つの分圧電圧も、第１の抵
抗体２２のもの。

と対応した特定の電圧タップＴｌから取出され、アナロ
グ電圧出力端子２９に導かれる。ここで上記両分圧電圧
は、抵抗分を持つ第１．第２のスイッチアレイ２７．２
８内のスイッチＳを介してアナロタ・電圧出力端子２９
に導かれているので、この出力端子２９には上記両電圧
の平均化された電圧がアナログ電圧として得られる。

ここで、上記第１の抵抗体２２の各電圧タラ７°Ｔｌで
発生される分圧電圧は、その膜厚に一定のグラジェント
があるので、理想値に対しである誤差が生じている。ま
た第２の抵抗体２３の各電圧タラｆＴｉで発生される分
圧電圧でもこれと同じ理由により、理想値に対しである
誤差が生じている。

ところが、上記両抵抗体２２．２３が相互に点対称な位
置に配置されているので、抵抗体２２．２３の対応する
電圧タッグＴｉで発生している誤差は、絶対値が等価で
符号が逆になっている。

従って、この２つの電圧を平均化すれば上記両電圧タッ
プＴｉの分圧電圧の誤差はキャンセルされ、これにより
アナログ電圧出力端子２９にはほぼ理想値に近いアナロ
グ電圧が得られる。

次に、出力端子２９にほぼ理、態位に近いアナログ電−
圧が得られることの理由を詳細に説明する。

第２図はＩＣ−２レツト４０上に２つの抵抗体４１．４
２を互いに平行するように形成した際に、抵抗体４１．
４２とその膜厚めグラジェントベクトルとの関係を示す
図である。上記のように、抵抗体を膜厚のばらつきの程
度が最も良いと考えられる多結晶シリコンを用いて構成
した場合２現状の量産グロセスのコントロール限界から
（レット上の膜厚のばらつきは±１チないし±２チ程度
である。膜厚のグラジェントベクトルはベレット上では
ランダムに分布していると考えられるが、約５　ａｍ　
Ｘ　５　ｗｍ程度の大きさのベレット上では第２図に示
すように単一のグラジェントベクトルＶで表わされると
考えて良い。つまり、膜厚はベレット上の一方向に対し
て同一傾斜で減少していると考えられる。従って、この
グラジェントベクトル■は、２つの抵抗体４１．４２の
長手方向と平行な成分ｖａとそれに垂直な成分ｖｂとに
分解できる。

上記第２図中の２つの抵抗体４１．４２の断面構造は第
３図および第４図に示す通りである。

第３図はこのうち１つの抵抗体４）の長手方向に沿った
断面図である。この抵抗体４１は、シリコン基板５１上
に設けられたシリコン酸化膜５２中に埋め込−Ｉｎた多
結晶シリコン膜で形成されており、その両端部にはこの
多結晶シリコン膜とのコンタクトを取るための電極５３
が設けられている。そして、上記多結晶シリコン膜から
なる抵抗＃−４１の膜厚は一定の割合いで変化しており
、たとえば一方端部ではｔａに形成され、一方端部では
ｔｌ、に形成されている。

壕だ第４図は上記第３図のものと直交する方向での上記
２つの抵抗体４１．４２の断面図で　□ある。この方向
でも、多結晶シリコン膜からなる抵抗体４１．４２の膜
厚は一定の割合いで変化しており、たとえば抵抗体４１
の左側端部ではｔｌに形成され、抵抗体４２の右側端部
ではｔ２に形成されている。

第３図における膜厚のグラジェントが前記第２図中の平
行成分Ｖａに対応しており、第４図における膜厚のグラ
ジェントが前記第２図中の垂直成分■ｂに対応している
。このうち、抵抗体４１．４２の分圧精度に関係してい
るのは平行成分ｖａのみである。なぜなら、垂直成分の
グラジェントｖｂは抵抗体の幅、２つの抵抗体の間隔に
比例してその膜厚が増減するが、この２種類の長さはい
ずれも抵抗体の構造上、長手方向の長さに比べ十分に短
いから無視することができる。また若干なりとも上記第
４図中の膜厚ｔ！とｔ２が異なっていたとしても、それ
は抵抗体４１．４２の総抵抗値が増減するだけで分圧電
圧に対しては理論上全く寄与しないからである。

長手方向でのグラノエント成分は、−ずれか１つの抵抗
体に対］７ては分圧電圧に精度の劣化を与える。ところ
が、第１図の実施例のように２つの抵抗体を互いに点対
称の位置に配置することにより、対応する２つの電圧タ
ップから得られる分圧電圧は、極性が逆で路体値が等価
な誤差を伴って発生されるから、これを平均化すれば両
分圧’＝Ｗ圧の含まれる誤差がキャンセルされ、理想的
な分圧電圧を有ることができる。

次に上記誤差がキャンセルされ、理想的な分圧電圧を得
ることができる理由を数式を用いて説明する。いま、前
記第１、第２の抵抗体２２゜２３それぞれをモデル化し
たものを第５図および第６図の断面図に示す。第１の抵
抗体２２では、電圧タッグＴ１に近い方の端部に前記基
準電圧回路２４から低電圧（アース電圧）が供給され、
電圧夕、ｆＴＮ−１に近い方の端部には前記基準電圧回
路２４から高電圧ｖＲが供給されている。これとは反対
に第２の抵抗体２３では、ｔ電圧タツｆヂトクに近い方の端部に前記基準電れ、電圧
タッノγ矛に近い方の端部に前記基準電圧回路２４から
高電圧ｖＲが供給されている。

したがって、上記第５図および第６図の等何回路は第７
図、第８図のようになる。この第７図、第８図中の抵抗
ｒｊ（ｊ＝１ないしＮ）は各電圧タッｆＴ相互間および
各タッグと抵抗体端部との間の抵抗である。

ここで第１の抵抗体２２における各抵抗ｒｊ１の値、第
２の抵抗体２３における各抵抗ｒｊ２の値はそれぞれ次
式で与えられる。

ｒｊ１＝ｒｏ＋δｒ　Ｘ　ｊ　　　　　　　　−−８ｒ
ｊ２＝ｒｏ＋δｒＸ（Ｎ＋１　　ｊ）　　　−−＝９い
ま、第１、第２の抵抗体２２．２３それぞれのＭ番目の
電圧タラｆ　ＴＭにおける電圧Ｖ、１、ｖＭ２の基準電
圧ｖＲに対する比はそれぞれ次式で与えられる。

ことで、＝どｒｊｌ　　　　　　　　・・・・・・・・１３コー
１であり、ｒｊｌ　、　ｒｊ２はそれぞれ第１．第２の抵
抗体２２．２３における各タップ抵抗である。さらに、である。

従って、対応するタップ電圧を平均化したものは次式で
与えられる。

、　　　　　　　　・・・・・・・・・１６ただし、上
記式においてδｒ＜ｒ（１であるので、２次の微少成分
は無視した。

つまり、第１図の実施例における抵抗分圧口路では理想
的な分圧電圧Ｎ　Ｖ　Ｒが得られる。

第９図はこの発明の他の実施例の構成を示す回路図であ
る。上記第１図の実施例における抵抗分圧回路２）では
、第１．第２の抵抗体２２゜２３が、点Ｐを点対称の位
置においてそれぞれの長手方向で隣接するように配置さ
れ、かつ第１、第２の抵抗体２２．２３に対してスイッ
チッチ制御デコーダ、スイッチアレイをそれぞれ独立に
設けているが、この実施例の抵抗分圧回路では、第１．
第２の抵抗体２２．２３を、点Ｐを点対称の位置におい
てそれぞれの長手方向が１つの直線を構成するように配
置し、かつ第１、第２の抵抗体２２．２３に対してスイ
ッチ制御デコーダ、スイッチアレイをそれぞれ６１゜６
２の１つのみ設けるようにしたものである。

この実施例における抵抗分圧回路２１では、第１．第２
の抵抗体２２．２３の対応する電圧り、デＴが予め結線
されておシ、既に誤差が平均化された分圧電圧出力がス
イッチアレイ６２内のスイッチＳで選択され、アナログ
電圧出力端子２９から出力される。

第１０図はこの発明のさらに他の実施例の構成を示す回
路図である。

この実施例回路では、互いに点対称の位置に配置形成さ
れた第１．第２の抵抗体２２．２３から力る抵抗分圧回
路２ノ、前記スイッチ制御デコーダ２６とスイッチアレ
イ２２からなる選択回路２１、同じく前記スイッチ制御
デコーダ２６とスイッチアレイ２８からなる選択回路７
２によって第１．第２のアナログ電圧Ｍｌ。

ｖ２を出力名せ、この第１．第２のアナログ電圧Ｖｌ、
Ｖ２を平均化回路７３で平均化することにより、デジタ
ル入力信号に対応したアナログ電圧を得るようにしてい
る。

なお、平均化回路７３の構成としては種々のものが考え
られるが、例えば時分割的に第１゜第２のアナログ電圧
ｖ１．ｖ２をサンプリングし、これを電荷量に変換して
これを平均化するような構成にしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、基準電圧を分圧
して複数の電圧タッグから出力する第１の抵抗体を半導
体基体上に形成し、上記第１の抵抗体と実質的に同一の
パターン形状を持ち、上記基準電圧を分圧して複数の電
圧タッグから出力する第２の抵抗体を上記第１の抵抗体
と相互に点対称の位置となるように上記半導体基体上に
形成し、上記第１．第２の抵抗体の対応する各電圧タッ
プから出力さ”れる基準電圧の分圧電圧を平均化して所
望の電圧を得るようにしたので、抵抗体′ｆ：構成する
材料の膜厚が半導体基板上で一定のグラゾェントを持っ
ていても、それによる分圧電圧の直線性誤差を高い精度
でキャンセルすることができ、はぼ理想に近い抵抗分圧
回路を構成することができる。このため、その膜厚のプ
ロセスコントロールが通常のプロセスレベルであっても
抵抗分圧の直線性精度を従来の１０ビット程度よりも飛
躍的に高くすることができ、しかも抵抗体のトリミング
を必要とせず、かつ１４ないし１６ビツトのモノリシッ
クのデノタルアナログ変換器を実現することができる、
半導体基板上に構成可能な抵抗分圧回路を提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の−実り石側の構成を示す回路図、第
２図は上記第１図の実施例回路を説明するための図、第
３図および第４図はそれぞれ上記第２図中の抵抗体の異
なる断面図、第５図および第６図はそれぞれ上記第３図
中の抵抗体をモデル化した回路図、第７図および第８図
はそれぞれ上記第５図、第６図の等価回路図、第９図は
この発明の他の実施例の構成を示す回路図、第１０図は
この発明のさらに他の実施例の構成を示す回路図、第１
１図は従来の抵抗分圧回路が用いられたデノタルアナロ
グ変換器の回路図、第１２図は上記従来の抵抗分圧回路
の特性曲線図、第１３図は第１１図中の抵抗分圧回路で
使用される抵抗体の断面のモデルを示す図、第１４図は
上記第１３図の等価回路、第１５図は上記第１３１′７
１の回路の特性を示す特性曲線図である。２１・・・抵抗分圧回路、２２・・・第１の抵抗体、２
３・・・第２の抵抗体、２４・・・基準電圧回路、２５
゜２６．６１・・・スイッチ制御デコーダ、２７．２１
３゜６２・・・スイッチアレイ、２９・・・アナログ電
圧出力端子、４１．４２・・・抵抗体、７７．７２・・
・選折回路、７３・・・平均北回？各。出願人代理人　　弁理士　鈴　江　武　彦Ｔ“ジ外入カ
　　　　　　アナＤり゛比〃第２図　　。０第３図第５図第６図第８図第９図第１０図第１１図、７１５吐（１３図１４図第１５図

Claims

【特許請求の範囲】

　抵抗体により基準電圧を分圧して、複数の各出力端子
から値の異なる電圧を出力する第１の電圧分圧手段と、
抵抗体により上記基準電圧を分圧して、複数の各出力端
子から値の異なる電圧を出力する第２の電圧分圧手段と
を備え、上記第１、第２の電圧分圧手段の上記抵抗体は
、半導体基体上で実質的に同一な平面形状に形成され、
かつ相互に点対称の位置に配置形成されるように構成し
たことを特徴とする抵抗分圧回路。