JPS6330024A - デジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 致亙光災 本発明は、大略、デジタル・アナログ変換装置に関する
ものであって、更に詳細には、微分誤差を最小とした変
換器に関するものである６本発明は単調的な変換器にお
ける微分誤差を補正するのに特に適合されている。

１米抜擢 種々のタイプの装置がアナログ形態で情報を受は取る。

この様な装置は、プロセス制御装置、測定装置、通信装
置、及び多種類のその他の装置を包含している。デジタ
ルコンピュータ及びデータ処理システムは、屡々、この
様な装置からアナログ形態で入力パラメータを受は取り
、且つこれらのパラメータをコンピュータ又はデータ処
理装置で処理する為にデジタル形態へ変換させる。アナ
ログ情報をデジタル情報へ変換させ且つ処理した後に、
デジタルコンピュータ又はデータ処理装置からの出力情
報は、屡々、アナログ形態へ変換される。デジタル情報
をアナログ形態へ変換させることによって、ユーザは、
その情報がデジタル形態のままであった場合には困難で
ある様なＳ様でその情報をアシミレート即ち同化するこ
とが可能である。

上述した変換の良い例は音楽の録音及び再生の場合であ
る。音楽はアナログ形態で発生される。

それは、最近開発されたデータ処理技術によってデジタ
ル形態に変換され、且つテープ又はディスク等の媒体上
にデジタル形態で記録される。音楽を再生する場合、そ
れを再度アナログ形態に変換する。何故ならば、その音
楽を聴く人にとって意味のあるものとする為に音響変換
器を動作させる為にはアナログ形態が必要とされるから
である。

産業界やオフィスにおいてデジタルコンピュ〜り及びデ
ータ処理装置が広く使用され且つ家庭においても一般的
に使用される様になると、デジタル形態とアナログ形態
との間で情報を変換する為の廉価で間車で且つ信頼性の
ある装置に対する需要が益々増加している６簡単で廉価
で信頼性の成る変換装置を提供する為のかなりの努力が
過去数十年来払われている。この様な努力にも拘らず。

現在使用されている変換装置はこの様な要求を満足する
ものではない。

現在使用されている変換装置は又長い間存在しているそ
の他の問題を持っている。例えば、現在使用されている
変換装置は、それが極めて高価且つ複雑なものでない限
り、単調的なものではない。

ここで、「単調的」という用語は、デジタル値が段階的
（即ち、前進的又は順順に）増加する場合にアナログ値
を何等減少させること無しに、段階的に増加する値のデ
ジタル情報が段階的に増加する値のアナログ情報へ変換
されることを意味している。

現在使用されている変換装置は５又、その装置が極めて
高価で且つ複雑なものでない限り、比較的高い微分及ぶ
積分の非線形性を持っている。積分非線形性は、この様
な値の広い範囲に渡ってデジタル値とデジタル値との間
の変換において発生される誤差から発尖する。微分非線
形性はこの様な値の比較的狭い範囲に渡ってのデジタル
値とデジタル値との間の変換において発生される誤差と
なる。

この微分誤差は、主に、出力信号を供給する為の変換器
内で動作する要素の特性における差異から発生する。こ
のことは、特に、集積回路チップ上に出力部材を形成す
る場合に言えることである。

これらの差異及び特性は、チップ全体に渡って実質的に
−様な特性の出力要素を構成することが不可能であるこ
とから発生する。現在使用されている変換器における微
分誤差は、特に、低デジタル及びアナロ゛グ値に対して
強調される。この微分誤差は、高デジタル値よりも低デ
ジタル値において一層強調される。何故ならば、高デジ
タル値よりも低デジタル値において活性化される出力要
素の数はより少なく、従って低デジタル値においては誤
差を平均化する機会が減少されているからである。

現在一般的に使用されている変換装置は、又。

主要な割合の問題も持ってい＝る。このことは、変換器
がそのフルスケール範囲の中間点、即ちスケール中間点
の近傍で動作し、且つデジタル値が単一のデジットだけ
増分的に増加される場合に発生する。例えば、中間スケ
ール問題は、現在使用されている１２ビツト変換器にお
いては、２０４７の二進表示が２ｏ４８の二進表示へ変
換される時に発生する。このことは、２０４７の二進表
示は０１１１１１１１１１１１によって表され且つ２０
４８の二進表示は１０００００００００００によって表
される（尚、最小桁のデジットは右端である）という事
実から発生する。従って、中間スケールにおいて、二進
デジットの全ての１つ１つの値が変化する。全ての二進
値が変化するので、変換器内の異なった重み付は要素が
選択される。

その結果、不連続が発生することがある。これらの不連
続は、変換器が真に単調的であることを阻止することが
ある。この問題は、この問題を解消すべく試みるべく非
常に複雑に構成された変換器においても存在する。

１９８２年６月１日に出願し本願出願人へ譲渡されてい
る、発明者Ｈｅｎｒｙ　Ｓ、　Ｋａｔｚｅｎｓｔｅｉｎ
の米国特許出願第３８３，５４４号、「アナログ及びデ
ジタル値の間でデータを変換する装置（Ａｐｐａｒａｔ
ｕｓｆｏｒ　Ｃｏｎｖｅｒｔｉｎｇ　Ｄａｔａ　Ｂｅｔ
ｗｅｅｎ　Ａｎａｌｏｇａｎｄ　Ｄｉｇｉｔａｌ　Ｖａ
ｌｕｅｓ）Ｊ　、においては、単調的方法でデジタル値
とアナログ値との間の変換を行う為の装置が開示されて
いる６上記特許出願に開示されている変換器は成る重要
な特徴を持っている。例えば、その変換器は、任意のデ
ジタル値に対して、単調的な方法でデジタル値とアナロ
グ値との間の瞬間的な変換を与えている。該変換器は、
この変換を、比較的低い微分及び積分非線形性で与えて
いる。

又、その変換器は構成が極めて簡単であり且つ動作の信
頼性が高い。

１９８３年１１月１８日に出願し本願出願人へ譲渡され
ている、発明者Ｈｅｎｒｙ　Ｓ、　Ｋａｔｚ’ａｎｓｔ
ｅｉｎの米国特許出願第５５３，０４１号、「アナログ
及びデジタル値の間でデータを変換する装Ｗ　（Ａｐｐ
ａｒａｔｕｓ　ｆｏｒ　Ｃｏｎｖｅｒｔｉｎｇ　Ｄａｔ
ａ　Ｂｅｔｗｅｅｎ　Ａｎａｌｏｇ　ａｎｄＤｉｇｉｔ
ａｌ　Ｖａｌｕｅｓ）Ｊ　、においては、デジタル値と
アナログ値との間で変換を行う変換器が開示されている
。上記特許出願筒５５．３，０４１号の変換器は、少な
くとも比較的低い周波数で情報の変換を行うという点に
おいて、前述した特許出願筒３８３．５４４号の変換器
を改良したものである。

特許出願筒５５’３，０４１号の変換器は、それがデジ
タル値とアナログ値との間の変換を与える為にコンデン
サの如きエネルギ蓄積部材を使用しているという点を除
いて、特許出願筒３８３，５４４号と類似している。特
許出願筒５５３，０４１号の変換器は、又、集積回路チ
ップ上で変換されることの可能な二進ビット数が向上さ
れており且つエネルギ蓄積部材をチップ上に容易に形成
することが可能であるという利点を有している。この様
なエネルギ蓄積部材を使用することも有利である。何故
ならば、それらはそれらの間の比較的小さな差異で形成
することが可能であり且つそれらは温度変化に対して比
較的安定しているからである。

特許出願筒５５３，０４１号のコンデンサはそれらの間
において比較的小さな差異を持つものであっても、集積
回路チップの片側におけるコンデンサと該集積回路チッ
プの反対側のコンデンサとの間には高々１％又は２％の
値の差異が存在することがある。これらの差異は、チッ
プに渡って幾分線形的に進行する傾向がある。これらの
差異は、音の振幅が比較的低い場合にコンパクトディス
ク上で発生される音において、歪乃至は微分誤差を発生
する傾向となる。音における歪は比較的低いが、それは
、音の振幅が増加された場合の音において発生される高
忠実度と比較して、特に顕著である。

目　　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、デジタル値とアナロ
グ値の間の変換において歪を除去するか又は少なくとも
最小とすることの可能な改良したデジタル・アナログ変
換器を提供することを目的とする。

構成 本発明は、全てのデジタル値に対して微分誤差を除去す
るか又は少なくとも最小とするものであるが、本発明は
低デジタル値に対しての歪乃至は微分誤差を除去する点
で特に有用性を持っている。

本変換器は、デジタル信号を可聴信号へ変換する上で特
に有用性を持っているが、それはその他の任意の適用に
おいて使用することが可能である。

本変換器は、当初、上記特許出願筒５５３，０４１号に
開示されるタイプの変換器において使用すべく考えられ
たものではあるが１本発明の改良はその他のタイプの任
意の変換器において使用することが可能であることを理
解すべきである。

本発明の１実施例においては、デジタル・アナログ変換
器がデコード回路を具備しており且つコンデンサの如き
複数個の出力部材を具備している。

デコード回路は、個々のものが二進「１」及び二進「０
」に対しての夫々のコード化である論理レベルを持って
おり且つ個別的には個々の重み付けした有意性の二進値
に対するコード化であり且つ累積的にはアナログ値に対
するコード化である複数個の二進信号を受は取る。該デ
コード回路は。

該二進信号の論理レベルをデコードし且つこの様なデコ
ード動作に従って出力部材を活性化させる。

二進信号の論理レベルによってコード化されるアナログ
値が増加すると、該複数個の内で以前に活性化された出
力部材は活性化されたままであり、且つ前記複数個の内
のその他の出力部材が新たに活性化される。

該デコード回路及び出力部材は集積回路チップ上に配設
されている。それらのチップ上の位置決めに従って、出
力部材は異なった特性を持ち、そのことが、特に低アナ
ログ値において、アナログ信号内にエラー即ち誤差を発
生させる。これらの出力部材の特性における差異は、チ
ップに渡っての段階的な位置と線形的に進行する傾向が
ある。

本発明はこの様な誤差を補償する。本発明は該チップ上
に配設した第２変換器を具備しており、該第１変換器の
ものと実質的に同一の構成であって該第１変換器と相対
的に実質的に１８ｏ°チツプ上で回転された構成を有し
ている。この様に、同一の二進有意性の出力部材の複数
個の対は、平均で、第１方向において中間位置を持つこ
とが可能である。第２複数個における出力部材の個々の
ものは、第１方向と同位の第２方向において、第１変換
器における出力部材の対応するものと同一の位置決めを
有することが可能である。

失産低 第１図は、大略１１で示したデジタル・アナログ変換器
のブロック図を示している。変換器１１は、入力ライン
１３上に、夫々、「１」及び「０」の二進値に対しての
コード化する第１及び第２論理レベルを持った複数個の
二進信号を供給する。

これらの信号の各々は、例えば２°　２ｉ、２２等の個
々に重み付けされた二進有意性乃至は二進桁位置を持っ
ている。変換器１１は回路１１ａを有しており、その回
路１１ａはこれらの複数個の信号に応答して動作し、こ
れらの信号を結果的にライン１５上で得られる信号へ変
換させる。ライン１５上の信号は、入力ライン１３上の
信号の論理レベルによってコード化されるアナログ値に
対応する振幅を持っている。ライン１５上の信号は、オ
ペアンプ乃至は演算増幅器１７内へ導入されるが、該オ
ペアンプ１７と並列してコンデンサ１９の如き蓄積部材
が接続されている。増幅器１７は動作して、アナログ値
に対するコード化である電荷をコンデンサ１９内へ供給
する。この電荷は、出力ライン２３へ導入される。この
電荷は、スイッチ２１が閉成されることにより周期的に
放電され、従って新たな電荷をコンデンサ１９両端に発
生させてアップデートした即ち最新のアナログ値を表す
ことが可能である。

第２図は、大略１ｏで示してあり且つ上述した特許出願
第５５３，０４１号に開示されている回路（第１図にお
いては概略１１ａで示しである）の構成を図示している
。回路１０は、好適には、二進信号の論理レベルによっ
てコード化されているデジタル値をアナログ形態へ変換
する。これらの二進信号は、二進「１」及び二進「０」
に対しての夫々のコード化である第１及び第２論理レベ
ルを有することが可能である。二進信号の各々は異なっ
た重み付けのされた有意性乃至は桁位置の二進値に対し
てコード化する。例えば、二進信号が夫々ライン１２，
１４．１６へ導入されて、アナログ値ｒｌｌ　、ｒ２Ｊ
　、ｒ４Ｊに対してコード化される。回路−１０は３つ
の二進信号をアナログ形態ヘデコードして変換するもの
として示しであるが、回路１ｏは任意の数の二進信号を
受は取り且つこれらの二進信号によってコード化される
二進値をアナログ形態へ変換するべく拡張することが可
能である。

回路１０は複数個のダブルポール（二極）スイッチ３０
乃至５６（偶数のみ）を具備している。

スイッチ３０及び３２は第１サブセツトを構成するもの
と考えることが可能であり、スイッチ３４．３６．３８
．４０は第２サブセツトを構成するものと考えることが
可能であり、スイッチ４２乃至５６（偶数のみ）は第３
サブセツトを構成するものと考えることが可能である。

各サブセットのスイッチは、二進「１」に対するコード
化である論理レベルを持った信号がライン１２，１４．
１６の個々の１つを介して通過する時に活性化される。

スイッチ３０及び３２は、最小二進有意性即ち最小二進
桁位置に対するコード化であるライン１２上に発生され
る二進信号の論理レベルに従って活性化される。スイッ
チ３４，３６，３８．４０は１つ増加した二進有意性に
対するコード化であるライン１４上に発生される二進信
号の論理レベルに従って活性化される。スイッチ４２乃
至（偶数のみ）はライン１２及び１４よりも更に高い二
進有意性に対するコード化であるライン１６上に発生さ
れる二進信号の論理レベルに従って活性化される。

ライン１２．１４．１６上に発生される信号は、夫々、
ソレノイドＳ、、Ｓ、、Ｓ２へ導入されて、これらのラ
イン上の信号の論理レベルが二進「１ノを表す時にこれ
らのソレノイドを付勢する。付勢されると、ソレノイド
Ｓ、、Ｓ１．Ｓ、は関連するスイッチの可動ポールを第
２図において上部位置から下部位置へ動作させる。該ソ
レノイドとスイッチとの間の関連は、第２図に垂直の点
線で示しである。

第２図に示したスイッチは機械的なものとして模式的に
示しである。然し乍ら、理解される如く。

これらのスイッチはソリッドステートとすることが可能
である。例えば、スリッドステートスイッチを使用する
変換器の実施例は上述した特許出願番号第３８３，５４
４号及び第５５３，０４１号に開示されている。ソリッ
ドステートスイッチを使用した場合、スイッチ３ｏ乃至
５６（偶数のみ）の各々を一対のスイッチで置換させる
ことが可能である。各対におけるスイッチの１つは各瞬
間において閉成されており且つ該対の他方のスイッチは
開成されている。各対において特定のスイッチが閉成し
ており且つ特定のスイッチが開成していることは、その
対におけるスイッチの動作を制御する二進信号の論理レ
ベルに依存する。実際に。

スイッチ３０乃至５６（偶数のみ）の各々は可動接点を
具備する一対のポールと考えることが可能であり、その
場合、一方のポールが該対の一方のスイッチを構成して
おり且つ他方のポールが該対における他方のスイッチを
構成している。

スイッチ３０の一方のコンタクト（接点）はライン５８
と共通であり、且つスイッチ３０における他方のコンタ
クトはライン６０と共通である。

ライン５８は電源から例えば−５■の如き電圧を受は取
ることが可能である。同様に、スイッチ３２における一
方のコンタクトはライン６２と共通であり且つ該スイッ
チの他方のコンタクトはライン６ｏと共通である。ライ
ン６２は電源から＋５Ｖの如き活性化電圧を受は取るこ
とが可能である。

スイッチ３０の可動ポールからスイッチ３４及び３６の
第１コンタクトへ接続がなされている。同様に、スイッ
チ３２の可動ポールからスイッチ３８及び４０の第１コ
ンタクトへ接続がなされている。

スイッチ３４の第２コンタクトはライン５８へ接続され
ており、且つスイッチ３６の第２コンタクトはライン６
２へ接続されている。スイッチ３８の第２コンタクトか
らライン５８へ及びスイッチ４０の第２コンタクトから
ライン６２へ対応的に接続がなされている。スイッチ３
４．３６．３８．４０の可動ポールは、夫々、スイッチ
４２及び４４の第１コンタクト、スイッチ４６及び４８
の第１コンタクト、スイッチ５０及び５２の第１コンタ
クト及びスイッチ５４及び５６の第１コンタクトへ夫々
接続されている。

スイッチ４２．４６．５０．５４の第２コンタクトはラ
イン５８へ接続されており、且つスイッチ４４．４８．
５２．５６の第２コンタクトはライン６２へ接続されて
いる。スイッチ４４乃至５６（偶数のみ）の可動ポール
は、コンデンサ６６乃至８０（偶数のみ）の如き蓄積部
材の第１端子へ接続されている。第２図及び第３図から
理解される如く、コンデンサ６６乃至８０（偶数のみ）
は夫々記号ｒＨＪ乃至「Ａ」で示しである。コンデンサ
６６乃至８０（偶数のみ）の第２端子はライン８２へ接
続されている。

第２図に図示してあり上述した回路１ｏは反復的な構成
であると考えることが可能である。即ち、各サブセット
におけるスイッチは、その他のサブセットにおけるスイ
ッチが該その他のサブセントと相対的に次に高い及び低
い有意性のスイッチに対して該その他のサブセットにお
けるスイッチが持っているものと同一の接続状態を次に
高い及び低い有意性のサブセットにおけるスイッチに対
して持っている。この反復的関係は、各々が個々の二進
有意性を持っている任意の所望数の入力信号の論理レベ
ルに応答する為に回路１０を容易に拡張することを可能
としている。

スイッチ３０乃至５６（偶数のみ）の可動ポールを第２
図に示してあり、そこに示した位置は、該スイッチへ導
入した二進信号が「０」の論理レベルを持っている時に
それらが動作される位置である。スイッチ３０乃至５６
（偶数のみ）の可動コンタクトが第２図に示した位置に
ある場合、活性化ライン６２といずれのコンデンサ６６
乃至８０（偶数のみ）のいずれとの間にも接続は確立さ
れない。その結果、コンデンサ６６乃至８０（偶数のみ
）のどれもがライン６２の電圧によって充電されること
はない。このことは、ライン１２゜１４．１６へ導入さ
れる二進信号の論理レベルに従って「０」のアナログ値
に対応している。

「０」のアナログ値に対して、インターポレーション（
補間）ライン６０と、スイッチ３２と。

スイッチ４０と、スイッチ５６と、コンデンサ８０とを
包含する接続が確立される。このことは、コンデンサ８
０を、インターポレーションライン６０上の電荷に従属
するレベルへ充電させる。この電圧は、接地の如く、一
定乃至は基準とすることが可能であり、又はそれを１９
８５年７月１５日に出願し本願出願人へ譲渡されている
米国特許出願筒７５５，１７０号、「デジタル及びアナ
ログ値の間の変換を行う装置（Ａｐｐａｒａｔｕｓ　ｆ
ｏｒ　Ｃｏｎｖｅｒｔｉｎｇ　Ｂｅｔｗｅｅｎ　Ｄｉｇ
ｉｔａｌ　ａｎｄ　Ａｎａｌｏｇ　Ｖａｌｕｅｓ）Ｊ。

の開示に従って変化させることが可能である。ライン６
０上の信号は、ライン１２．１４．１６上の信号よりも
低い二進有意性の二進信号のアナログ値を表す為に変化
可能とすることが可能である。

第２図におけるライン１２．１４．１６へ導入される二
進信号の論理レベルによってコード化されるアナログ値
が「１」のアナログ値即ち「００１」　（二進最小有意
性即ち最小桁のビットは右端）を持っている場合、この
ことはスイッチ３０及び３２の可動アームを第２図にお
いて該スイッチの上部コンタクトと係合する位置へ移動
させる。従って、活性化ライン６２．スイッチ３２、ス
イッチ４０、スイッチ５６、コンデンサ８０を包含する
回路が確立される。このことは、コンデンサ８０を、第
２図中のライン６２上の電圧と等しい電圧へ充電させる
。この電圧は、例えば＋５ｖ等の充ｆｆ１ｆｆｌ圧とす
ることが可能である。

コンデンサ８０内の電荷はライン８２へ導入されて、「
１」のアナログ値の表示を提供する。次いで、コンデン
サ８ｏは、周期的に接地へ閉じられるスイッチ（第１図
中のスイッチ２１に対応する）を介して放電する。コン
デンサ６６乃至８０（偶数のみ）の充電及び放電のサイ
クルは上述した特許出願第７５５，１７０号に完全に開
示されている。

コンデンサ８０が充電されるのと同時に、インターポレ
ーションライン６０と、スイッチ３０と、スイッチ３６
と、スイッチ４８と、コンデンサ７２とを包含する接続
が確立される。従って、コンデンサ７２は、インターポ
レーションライン６゜上の電圧に従属する値へ充電され
る。

同様に、アナログ値「２」即ち第２図中のライン１４上
の二進「１」の論理レベルによってコード化される二進
値ｒｏ１０Ｊの場合、コンデンサ８０は、ライン６２と
、スイッチ４０と、スイッチ５６とを包含する回路を介
して充電される。同時に、コンデンサ７２は、ライン６
２と、スイッチ３６と、スイッチ４８とを包含する回路
を介して充電される。コンデンサ７２及び８０における
電荷はライン８２へ導入されてアナログ値「２」を表す
。コンデンサ７６が、インターポレーションライン６０
と、スイッチ３２と、スイッチ３８と、スイッチ５２と
を包含する回路を介して同時的に充電される。

上述した特許出願第７５５，１７０号に開示される如く
、インターポレーションライン６０上の電圧は、ライン
１２，１４．ｌ・６よりも低い二進有意性の二進ビット
の値に対するコード化であるアナログ値を持つことが可
能である。該電圧は、第２図に示した如き変換器による
か又は従来の変換器によって、インターポレーションラ
イン６０上に発生させることが可能である。この様に、
コンデンサ６６乃至８０の全てに接続されているライン
８２上の出力電圧は、インターポレーションライン６ｏ
が接地されている場合、単に３つの二進ビットを表すこ
とが可能であり、一方、インターポレーションライン５
８が第２図中に示したものよりも低い二進有意性の変換
器において発生される電圧を受は取る場合には、増加し
た数の二進ビットを表すことが可能である。

第４図はライン１２．１４．１６上の二進信号の論理レ
ベルによってコード化される各アナログ値に対してライ
ン６２及び６ｏへ夫々接続されるコンデンサを示してい
る。第４図から理解される如く、ライン１２，１４．１
６へ導入される二進信号の論理レベルは第４図の最初の
３つのコラム即ち縦欄内に示されている。これらの二進
信号のアナログ有意性は、これらの縦瀾の各々の上部に
示しである。残りのｆｆＪ（最後の欄を除いて）はコン
デンサ６６乃至８０（偶数のみ）の動作状態を表してい
る。これらのコンデンサは、夫々、第４図中においては
、第２図中におけるこれらのコンデンサに対して表した
文字に対応して文字ｒＨＪ乃至「Ａ」で表示しである。

第４図中の最後の欄は、ライン１２，１４．１６上の二
進信号の論理レベルによってコード化される各アナログ
値に対してインターポレーションライン６０へ接続され
るべきコンデンサの特定の１つを表している。

第４図から理解される如く、２本の対角ｔｉＡ９０及び
９２が引かれている。ライン９０の左側に示したコンデ
ンサは、異なったアナログ値に対して活性化ライン６２
へ接続されたものを表している。

ライン９０と９２との間にはさまれたコンデンサは、各
アナログ値に対してインターポレーションライン６０へ
接続されるものを表している。これらのコンデンサは、
第４図中の最後の欄に示されるものに対応している。理
解される如く、各アナログ値に対してインターポレーシ
ョンライン６０へ接続されるコンデンサは、ライン１２
，１４゜１６上のコード化された二進信号の論理レベル
によって表されるアナログ値が増加する場合に、活性化
ライン６２へ次に接続されるべきものである。

第４図中のライン９２の右側に示したコンデンサは異な
ったアナログ値に対してライン５８へ接続される。

第５図は、第１図中に示した回路の、大略９４で示した
集積回路チップ上の配置を示している６理解される如く
、コンデンサｒＡＪ乃至ｒＨ」はチップ上のｙ方向（垂
直方向）の段階的乃至は漸進的な位置に変位されている
。チップ９４上のｙ方向のけるコンデンサｒ　Ａ　Ｊ乃
至ｒＨＪの相対的位置は又第３ａ図に示しである。第３
ａ図は、又、相対的なアナログ値を示しており、その場
合、コンデンサ「Ａ」乃至ｒＨＪの各々は活性化ライン
６２へ接続されている。

第３ｂ図は、ｙ方向におけるコンデンサ「ＡＪ乃至「Ｈ
」の相対的配置を示しており、且つ又又方向におけるア
ナログ値を示しており、その場合この様なコンデンサの
各々は活性化ライン６２へ接続される。コンデンサｒＡ
Ｊ乃至ｒＨＪの相対的位置は第３ｂ図中に中空三角形で
示されている。

第３ｂ図は、又、各アナログ値に対して活性化したコン
デンサの平均位置を中空矩形によって示している６例え
ば、アナログ値「２」に対して５ｙ方向において活性化
されたコンデンサの平均位置は「５」である。何故なら
ば、コンデンサ「Ａ」は「１」の位置にあり、且つコン
デンサ「Ｅ」は「９」の位置にあるからである。理解さ
れる如く、ｙ方向における活性化されたコンデンサの平
均位置は、「１」と「８」の間の異なったアナログ値に
対して「１」と「８」の間で変化する。

第３８図中に示したコンデンサの各々は等しい値を持つ
べきである。然し乍ら、第３ｃ図は、ｙ方向における最
も低い位置におけるコンデンサ「Ａ」　（「ＣＡ」とし
て表されている）とｙ方向における最も高い位置にある
コンデンサｒＨＪ（ｒＣＨＪとして表されている）との
間の値において該コンデンサがどのように変化するかを
示している。前に説明した如く、該コンデンサの値は。

ｙ方向における段階的乃至は漸進的な位置と共に線形的
即ち直線的に変化する傾向がある。このことは、コンデ
ンサにおける酸化物絶縁体の厚さにおける勾配の如き製
造プロセスにおける変動から発生する。これらの勾配は
、２００ミルの距離に渡って、１％乃至２％の範囲内の
ものである。例えば、アナログ値ｒ４ノからアナログ値
「５ノへの遷移における単位コンデンサ値の差異は１％
のオーダの場合がある。何故ならば、コンデンサｒＧＪ
とｒＢＪとの間の距離は１００ミル程度の場合があるか
らである。

リソグラフィーにおける誤差がないものと仮定すると、
第３ｄ図は「１」とｒＦ３Ｊの間のアナログ値の各々に
対する中間値からのコンデンサｒＡＪ乃至ｒＨＪの微分
線形性における変化を表している。理解される如く、微
分非線形性は、各段階的なアナログ値に対して中間値の
片側から他側へ値を変化させる。第３ｄ図は、各段階的
アナログ値に対して次にインターポレーションライン６
０へ接続すべきコンデンサの値に関係する変化を示して
いる。理解される如く、各段階的なアナログ値に対して
インターポレーションライン６０へ次に接続されるべき
コンデンサの値には比較的大きな振れがある。各アナロ
グ値に対してインターポレーションライン６ｏへ接続さ
れるべきコンデンサの値におけるこれらの変化は、次い
で、増加する大きさの次のアナログ値に対して活性化ラ
イン６２へ導入される。

第６図は、本発明の１実施例を構成する回路を図示して
いる。第６図に示した実施例において、第２図に図示し
且つ上述した回路は左端に示してあり、且つ複製回路が
右端に示されている。然し乍ら、第６図から理解される
如く、右端の回路は左端の回路と相対的に反転され、即
ち１８０°回転されている。第６図の左端における回路
内の異なった要素と第６図の右端における回路内の異な
った要素との間の同一性を示すために、第６図の右端に
おける部品には、各参照番号の前に「１」を付加した点
を除いて、第６図の左端における対応する部品と同一の
参照番号を付しである。例えば、第６図の左端における
コンデンサは「６６」として示してあり、第６図の右端
における対応するコンデンサはｒ１６６Ｊで示しである
。両方の回路共該回路内のコンデンサに接続されるライ
ン８２を持っている。

第７ａ図は第３ａ図のチャートと同様のチャートである
。然し乍ら、第７ａ図は、第５図中の集積回路チップ９
４上のｙ方向におけるコンデンサｒＡＪ乃至ｒＨＪ　　
（６６乃至８０で偶数のみ）及びコンデンサＡ′乃至Ｈ
’（１６６乃至１８０で偶数のみ）の相対的な位置関係
を示している。理解される如く、コンデンサＡ′乃至Ｈ
′の位置は、コンデンサ「Ａ」乃至ｒＨＪの対応するも
のの位置と相対的に反転されている。第７図において、
コンデンサＡ′乃至Ｈ′は、夫々、コンデンサＡ乃至Ｈ
に対応している。

第７ｂ図は、「１」乃至「８」のアナログ値に対する集
積回路チップ９４上のｙ方向におけるコンデンサｒＡＪ
乃至「Ｈ」及びコンデンサ「Ａ′」乃至「Ｈ′」の相対
的位置を中空三角形で示しである。アナログ値は第７ｂ
図における水平座標に沿って特定され、且つチップ９４
上のｙ方向における異なったコンデンサの位置は第７ｂ
図における垂直座標に沿って表される。「１」乃至「８
」の各アナログ値に対するコンデンサの中間位置は。

第７ｂ図中において、中空矩形によって表されている。

第７ｂ図において理解される如く、「１」乃至「８」の
各アナログ値に対する活性化されたコンデンサに対する
中間位置は一定のまま維持される。

第７ｃ図は、チップ９４上のｙ方向における位置におけ
る差異の結果としてのコンデンサｒＡＪ乃至ｒＨＪの値
における変化を示しており且つ又チップ上の位置におけ
る差異の結果としてのコンデンサ「Ａ′」乃至ｒ）（’
　Ｊの値における変化を示している。第７ｄ図は、「１
」乃至「８」の異なったアナログ値に対してインターポ
レーションライン６ｏへ接続されるコンデンサの微分線
形性において何等変化がないことを示している６第６図
に示し且つ上述した変換器は成る重要な利点を持ってい
る。第７ａ図乃至第７ｄ図から理解される如く、段階的
なアナログ値に対して活性化ライン６２へ引き続く対の
コンデンサが接続されると、活性化ライン６２へ接続さ
れるコンデンサの全ての中心は一定のまま維持される。

このことは、中間値からのコンデンサＡ乃至Ｈの各々の
位置における差異は、コンデンサＡ′乃至Ｈ′を包含さ
せることによって該コンデンサＡ乃至Ｈの各々に対して
個別的に補正されるという事実から発生する。このこと
は、第６図に示した回路の微分線形性を、第３ｃ図及び
第７ｃ図に示した如く。

コンデンサ６６乃至８０（偶数のみ）及びコンデンサ１
６６乃至１８０（偶数のみ）の値におけるリニアグラデ
ィエンド即ち線形勾配から独立的なものとさせている。

集積回路チップ上のコンデンサの位置決めに従うコンデ
ンサ６６乃至８０（偶数のみ）及びコンデンサ１６６乃
至１８０（偶数のみ）の値における線形勾配に加えて、
該コンデンサは、又、この様なコンデンサの個々のもの
にけるリソグラフィ変動を持っている。これらの変動は
、集積回路チップ９４上において幾分ランダムな態様で
発生する。これらの変動は、０．１％乃至０．２％の範
囲で発生することがある。これらの変動は、第６図に図
示し且つ上に説明した変換器においては２の平方根だけ
減少される。この減少が発生するのは、第６図に示した
実施例のチップ９４上には第７図に示した実施例の場合
よりも２倍のコンデンサが存在しているからである。

第６図に示し且つ上に説明した変換器は、従来技術の変
換器と比較してその他の重要な特徴を持っている。例え
ば、微分誤差を除去したか、又は少なくとも最小とした
ので、該変換器を使用して。

デジタル信号を振幅のフルレンジ即ち全範囲に渡って完
全な忠実度を持った音へ変換させることが可能である。

このことは、低振幅において特に重要である。何故なら
ば、従来技術の変換器は低振幅において音に歪を導入し
ていたからである。

第２図及び第６図に示した回路を出力部材としてのコン
デンサに関連して説明した。然し乍ら、その他のタイプ
の出力部材を使用することも可能であることを理解すべ
きである。例えば、出力部材は、前述した特許出願筒３
８３，５４４号に開示した如きトランジスタとすること
も可能である。

出力部材は、又、イオン注入した抵抗の如き抵抗とする
ことも可能である。

第８図は、二進コード化値の如きデジタル値をアナログ
値へ変換させる従来公知の回路２００を示している。該
回路は、複数個の単極単投スイッチ２０１，２０２，２
０３，２０４，２０５，２０６．２０７，２０８，２０
９，２１０，２１１゜２１２．２１３，２１４を包含し
ている。スイッチ２０１及び２０２は、第１ライン２１
６上の二進信号に応答する第１サブセツトのスイッチと
考えることが可能である。ライン２１６上の信号は。

該信号が「１」の二進値に対するコード化である論理レ
ベルを持っている場合に、ソレノイド２１８を付勢させ
る。ソレノイド２１８が付勢されると、それはスイッチ
２０２を閉成させ且つスイッチ２０１を開成させる。ス
イッチ２０１及び２゜２は、二進値「０」に対するコー
ド化である論理レベルを持った信号がライン２１６上に
発生される場合に、スイッチ２０１を閉成させ且つスイ
ッチ２０２を開成させる位置にバイアスされている。

第８図においては機械的なスイッチを示しであるが、ト
ランジスタの如きその他のタイプの変換器を本発明の技
術的範囲を逸脱すること無しに使用することが可能であ
ることを理解すべきである。

スイッチ２０３．２０４．２０５．２０６は。

ライン２２０上の信号の論理レベルに応答する第２サブ
セツト内に包含されている。ライン２００上の信号の論
理レベルが二進「１」をコード化する場合、ソレノイド
２２２が付勢され且つスイッチ２０４及び２０６を閉成
させ且つスイッチ２０３及び２０５を開成させる。同様
に、二進値「０」に対するコード化である論理レベルを
持った信号がライン２２０上に発生されると、スイッチ
２゜４及び２０６は開成され、且つスイッチ２０５及び
２０７が閉成される。

二進「１」に対してのコード化である論理レベルを持っ
た信号がライン２２４上に発生されてソレノイド２２６
を付勢すると、スイッチ２０８．２１０．２１２．２１
４が閉成され且つスイッチ２０７．２０９，２１１，２
１３が開成される。

二進「０」に対してのコード化である論理レベルを持っ
た信号がライン２２４上に発生されると、スイッチ２０
８．２１０，２１２．２１４が開成され且つスイッチ２
０７，２０９．２１１，２１３が開成される。

抵抗２３０．２３２．２３４．２３６，２４０゜２４２
．２４４によって形成される抵抗ラダーが、付勢電位２
４８と接地の如き基準電位との間に直列に接続されてい
る。抵抗２３０乃至２４４（偶数のみ）がスイッチ２０
７，２０８．２０９．２１０．２１１．２１１２１３．
２１４の第１端子へ接続されている。スイッチ２０７及
び２０８の第２端子からスイッチ２０４の第１端子へ、
スイッチ２０９及び２１０の第２端子からスイッチ２０
３の第１端子へ、スイッチ２１１及び２１２の第２端子
からスイッチ２０６の第１端子へ、及びスイッチ２１３
及び２１４の第２端子からスイッチ２０５の第１端子へ
、接続がなされている。

スイッチ２０３及び２０４の第２端子及びスイッチ２０
５及び２０６の第２端子は、夫々、スイッチ２０２及び
２１１の第１端子と共通である。スイッチ２０１及び２
０２の第２端子は出力ライン２５０へ接続されている。

第８図に示した実施例は、出力ライン２５０上に電圧を
発生して、ライン２１６，２２０．２２４上の二進信号
の論理レベルに対してアナログベースでコード化する。

例えば、ライン２２０上の「１」の論理レベルに対して
、スイッチ２０４及び２０６は閉成され且つスイッチ２
０３及び２０５は開成される。この様な状況下において
、端子２４８上の電位が＋ＩＯＶになると、２ｖの電位
が入力ライン２５０上に発生されてアナログ値の「２」
を表す。

回路２００の完全な実施例において、抵抗２３０乃至２
４４（偶数のみ）は等しい値を持っている。然し乍ら、
実際には、抵抗２３０乃至２４４（偶数のみ）の値は、
線形関係の如く、集積回路チップ上において段階的に変
化する。例えば、第９図の最初の２つの欄に示した如く
、抵抗２３０乃至２４４（偶数のみ）は、例示的に、１
，０００Ω乃至１，００７Ωの間の段階的な値を持つこ
とがある。第９図中の第３欄は、該抵抗回路における全
ての抵抗の全抵抗値と比較して、該抵抗回路（第８図の
抵抗回路においてその上の抵抗へ付加した場合）におけ
る各抵抗の比例的抵抗値を示している。第９図の第４欄
において、該抵抗回路（第８図中の抵抗回路においてそ
の上の抵抗へ付加した場合）における各抵抗の比例的抵
抗値を。

該抵抗回路における全ての抵抗の全抵抗値と比較して示
しである。然し乍ら、第９図中の第４＆！における値は
、該抵抗ラダー中の抵抗の全てが１゜ＯＯＯΩの等しい
値を持っている場合の理想的な状態を表している。第９
図中の最後の欄は、１００の値によって乗算される場合
の第３＆ｉ及び第４欄における欄の間の差異を示してい
る。その結果、第９図中の最後の欄における値は、最適
値から出力ライン２５０上の電圧において異なったアナ
ログ値に対しての百分率の逸れを表している。理解され
る如く、高々０．１％の誤差が発生される。

第１０図は、大略２００ａで示した複製回路を本発明の
実施例内に設けた場合の回路２００を示している。理解
される如く、回路２００ａは回路２００と相対的に反転
されており、且つ回路２゜Ｏと連続する関係で配設され
ている。その結果、回路２００ａ内の抵抗２４４ａ、２
４２ａ、２４０ａ、２３８ａ、２３６ａ、２３４ａ、２
３２ａ。

２３０ａは、回路２００内の抵抗２３０，２３２゜２３
４．２３６，２３８，２４０，２４２，２４４と夫々対
を形成している。

第１１図の最初の２つの欄は第９図の最初の２つの欄と
同一である。３番目の欄は、第１１図の最初の欄に示し
た特定の抵抗に対応する回路２００ａ内の対を形成する
抵抗を表している。第１１図内の４番目の欄は、第１１
図の３番目の欄内に示した抵抗の値を表している。

理解される如く、第１０図の実施例における抵抗の各対
は並列に接続されている。第１１図中の５番目の欄は、
この様な並列な対の抵抗の値を表している。第１１図中
の６番目の欄は、第１１図の６番目の欄内の値を分子（
第１１図の６番目の欄においてその上の全ての値と加算
した場合）として使用し且つ第１１図の６番目の欄にお
ける抵抗値の全ての和を分母として使用することによっ
て決定される値を表している。７番目の欄は、第９図の
４番目の欄において特定したものに対応する理想的な値
を表している。これらは、抵抗ラダー内の全ての抵抗が
１，０００Ωの抵抗を持っている場合の理想的な状態を
表している。第１１図の７番目における値は、各理想的
な抵抗の値（第１１図の７番目の欄においてその上全て
の理想的な抵抗の値へ加算した場合）を分子として使用
し且つこれらの理想的な抵抗の全ての和を分母としての
値を表している。

第１１図における８番目の個は、第１１Ｎの６番目及び
７番目における対を形成する値の間の差異を表しており
、この差異に次いで１００が乗算される。従って、第１
１図の８番目の欄における値は、第１０図に示した回路
の出力表示における最適値からの百分率の逸れ乃至は誤
差を表している。理解される如く、最大の逸れ乃至は誤
差は０゜０００１％である。これは、第８図に示した従
来の実施例の場合の０．１％の最大誤差と比較される。

換言すると、第１０図に示した実施例は、第８図に示し
た従来の実施例よりも１，０００倍正確な出力表示を与
えるものである。

以上、本発明を特定の実施例の変換器に関して説明した
が、本発明は任意の変換器と共に使用することが可能で
ある。例えば１本発明を温度計タイプの任意のタイプの
デコーダと共に使用することが可能であり、即ち、段階
的に増加するアナログ値に対して、以前に活性化された
出力部材（例えば、コンデンサ）は活性化されたままで
あり且つコンデンサ等の付加的な出力部材が新たに活性
化される様なデコーダを使用することが可能である。こ
のことは、第５図及び第６図に示した実施例によって表
されている。本発明は温度計タイプでないデコーダと共
に使用することも可能である。

このタイプの変換器の例は第８図及び第１０図に示した
二進重み付けしたツリーデコーダである。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はデジタル値をアナログ値へ変換させる変換器の
概略ブロック図、第２図は第１図に示した変換器内に包
含されており米国特許出願筒５５３．０４１号に開示さ
れている様な電荷再分布重み付は回路の概略図、第３ａ
図は第２図の回路図におけるコンデンサの如き出力部材
の集積回路チップ上の相対的位置決めを示しており且つ
この様な出力部材が段階的に増加するデジタル値に対し
て活性化される順番を示した説明図、第３ｂ図は第２図
に示した異なったコンデンサの集積回路チップ上の相対
的位置及び段階的なアナログ値に対するこの様なコンデ
ンサの集積回路チップ上の相対的位置の重み付は平均を
示した説明図、第３ｃ図は段階的なアナログ値に対する
第２図の回路における個々のコンデンサの異なった位置
決め及びこの様な位置における差異の結果としてこの様
なコンデンサの相対的な値における段階的な変化を示し
た説明図、第３ｄ図は第２図の回路ヘスイッチされる次
のコンデンサと該回路内の平均乃至は中間のコンデンサ
の値との間における差異を示した説明図、第４図は第２
図に示した回路の動作を示した真理値表の説明図、第５
図は集積回路チップ及び第１図中に示した変換器内に設
けた回路であって前記チップ上の本発明の１実施例を構
成する回路の配置を示した概略図、第６図は第２図に示
したものと類似しており第５図に示した如き本発明の実
施例を構成する電荷再分布重み付は回路の電気的構成を
概略示した概略図、第７ａ図は第３ａ図に示したものと
類似しているが第６図の回路におけるコンデンサの如き
異なった出力部材の相対的位置関係及びその活性化の順
番を示した概略図、第７ｂ図は第３ｂ図に示したものと
類似しており且つ第６図の回路における個々のコンデン
サの集積回路チップ上に相対的位［５Ｈ係及び段階的な
アナログ値に対する集積回路チップ上のこの様なコンデ
ンサの相対的な位置決めの重み付は平均を示した概略図
、第７ｃ図は第３ｃ図に類似しており且つ第６図の回路
における個々のコンデンサの集積回路チップにおける異
なった位置関係及びこの様な異なった位置の結果として
この様なコンデンサの相対的値における段階的変化を示
した概略図、第７ｄ図は３ｄ図に示したものと類似して
おり且つ第６図の回路内ヘスイッチされる次の対のコン
デンサの間の値における差異及び該回路における平均乃
至は中間のコンデンサ値を示した概略図、第８図は第１
図中に示したデジタル・アナログ変換器内に設けること
の可能な別の回路の従来の実施例を示した概略図、第９
図は第８図に示した回路の動作を示しており且つこの様
な動作を実施する回路によって得られる出力値を特定す
る説明図、第１０図は本発明の別の実施例を得る為に第
８図に示した回路の適用を示した説明図、第１１図は第
１０図に示した回路の動作を示しており且つこの様な動
作を行う上での回路によって得られる出力値を特定する
表を示した説明図、である。 （符号の説明） １１：デジタル・アナログ変換器 １３：入力ライン １７：オペアンプ １９：コンデンサ ２１：スイッチ ２３：出力ライン 特許出願人　　　　プルツクトリー　コーポレーション 同　　　　　　　　　小　　　橋　　　正　　　明　′
　１　ｖ口 ＦＩＧ、　　９ ２４４１０６’？　　　　／、ｒ：）０６ｅ）Ｏ／、ｔ
Ｄ６０　　　　　０００゛；雰フ−

Claims (1)

1. 【特許請求の範囲】 １、二進コード化値をアナログ値へ変換する装置におい
   て、各々が「１」及び「０」の二進値に対するコード化
   である第１及び第２論理レベルを持っており且つ各々が
   個別的な二進有意性の二進値を識別する複数個の信号を
   供給する手段が設けられており、前記複数個の信号は前
   記アナログ値の累積的コード化であり、集積回路チップ
   が設けられており、前記複数個の二進信号の論理レベル
   をデコードする手段が前記集積回路上に配設されており
   、複数個の出力手段が第１方向において異なった位置に
   おいて前記チップ上に配設されており、前記複数個の出
   力手段の各々は前記デコード手段へ動作上結合されてお
   り前記アナログ値の個別的な１つに対して且つこの様な
   個別的なアナログ値未満の全てのアナログ値に対して出
   力信号を供給し、前記第１方向における共通中間位置に
   おける前記複数個の出力手段の各々の等価の配置に対応
   して前記二進信号の論理レベルによってコード化されて
   いるアナログ値の各々に対して信号を発生させる為に前
   記第１方向における異なった位置において前記複数個の
   出力手段の配置を補償する手段が設けられていることを
   特徴とする装置。 ２、特許請求の範囲第１項において、前記複数個の出力
   手段は前記第１方向と同位の第２方向における特定の位
   置に配設されていることを特徴とする装置。 ３、特許請求の範囲第１項において、前記補償手段が、
   前記第１デコード手段に構成が対応する第２デコード手
   段を具備すると共に前記第１複数個の出力手段に構成が
   対応する第２複数個の出力手段を具備しており、前記第
   ２複数個の出力手段は前記第１複数個の出力手段と前記
   第１デコード手段との間におけるものと同一の動作関係
   をもって前記第２デコード手段へ動作上結合されており
   、前記第２デコード手段は前記第１デコード手段と相対
   的に前記第１方向において反転されており且つ前記第２
   複数個の出力手段は前記第１出力手段と相対的に前記第
   １方向において反転されていることを特徴とする装置。 ４、特許請求の範囲第３項において、前記第１複数個の
   出力手段は前記第１方向と同位の第２方向における第１
   特定位置に配設されており且つ前記第２複数個の出力手
   段は前記第２方向における第２特定位置に配設されてい
   ることを特徴とする装置。 ５、特許請求の範囲第１項において、前記複数個の出力
   手段はコンデンサを構成していることを特徴とする装置
   。 ６、二進コード化値をアナログ値へ変換する装置におい
   て、各々が夫々「１」及び「０」の二進値に対するコー
   ド化である第１及び第２論理レベルを持っており且つ各
   々が個別的な二進有意性の二進値を識別する複数個の信
   号を供給する手段が設けられており、前記複数個の信号
   は前記アナログ値に対する累積的コード化であり、集積
   回路チップが設けられており、前記二進信号の論理レベ
   ルをデコードする第１手段が前記集積回路チップ上に設
   けられており、前記二進信号の論理レベルによってコー
   ド化され段階的に増加するアナログ値に対して複数個の
   内の以前に付勢された出力手段内における信号の発生を
   維持し且つこの様な段階的に増加するアナログ値に対し
   て複数個の内の段階的に増加される出力手段において信
   号の発生を与えるべく前記第１手段に対して動作結合関
   係で且つ相互に特定の関係で前記チップ上に第１複数個
   の出力手段が設けられており、前記複数個の二進信号の
   論理レベルをデコードする為に前記第１手段に対して反
   転した関係で第２手段が前記チップ上に設けられており
   、前記二進信号の論理レベルによってコード化され段階
   的に増加するアナログ値に対して第２複数個の内の以前
   に付勢された出力手段内における信号の発生を維持し且
   つこの様な段階的に増加するアナログ値に対して第２複
   数個の内の段階的に増加される出力手段において信号の
   発生を与えるべく前記第２手段に対して動作結合関係で
   且つ前記第１複数個の出力手段に対して反転した関係で
   且つ相互に特定の関係で前記集積回路チップ上に第２複
   数個の出力手段が設けられており、前記第１及び第２複
   数個における同一の二進有意性の出力手段の対応するも
   のからの信号を結合させる手段が設けられていることを
   特徴とする装置。 ７、特許請求の範囲第６項において、前記第２複数個に
   おける出力手段の対応する１つと第１方向において同一
   の位置を持った前記第１複数個における出力手段の各々
   は前記第１方向と反対の第２方向にあることを特徴とす
   る装置。 ８、特許請求の範囲第７項において、前記第１及び第２
   複数個における出力手段の各々はコンデンサを構成して
   いることを特徴とする装置。 ９、特許請求の範囲第８項において、前記第１及び第２
   デコード手段の各々はマトリクス関係に配設されており
   、これらのデコード手段は関連する二進信号の論理レベ
   ルをデコードし且つこの様なデコード動作に従って前記
   第１及び第２複数個のコンデンサの関連する１つにおけ
   る信号の発生を制御することを特徴とする装置。 １０、二進コード化値をアナログ値へ変換させる装置に
   おいて、各々が二進「１」及び二進「０」に対しての夫
   々のコード化である第１及び第２論理レベルを持ってお
   り且つ各々が個別的に重み付けされた有意性の二進値に
   対してコード化である複数個の二進信号を供給する手段
   が設けられており、前記複数個の二進信号は前記アナロ
   グ値を累積的に表示するものであり、複数個の出力手段
   が設けられており、前記信号手段及び前記複数個の出力
   手段と関連しており前記信号手段からの信号の論理レベ
   ルをデコードし且つこの様なデコード動作に従って前記
   複数個の出力手段を付勢させるデコード手段が設けられ
   ており、集積回路チップが設けられており、前記信号手
   段と前記複数個の出力手段と前記デコード手段は前記集
   積回路上に配設されており、前記複数個の出力手段は第
   １方向において異なった位置において前記集積回路チッ
   プ上に配設されていてこの様な配置における差異から発
   生する微分非線形性を与えており、前記複数個の出力手
   段と共同し前記第１方向における前記複数個の出力手段
   の前記チップ上における配置上の差異から発生する微分
   誤差を解消する手段が設けられていることを特徴とする
   装置。 １１、特許請求の範囲第１０項において、前記最後に挙
   げた手段が、前記複数個の出力手段の個々のものによっ
   て与えられる非線形性と極性が反対であるが実質的に同
   一の大きさの微分非線形性を供給する手段を具備してい
   ることを特徴とする装置。 １２、特許請求の範囲第１１項において、前記複数個の
   出力手段は前記第１方向と同位の第２方向における第１
   の特定位置に配設されており且つ前記解消する手段が前
   記第２方向における第２の特定位置に配設されている第
   ２複数個の出力部材を具備していることを特徴とする装
   置。 １３、特許請求の範囲第１２項において、前記解消手段
   が、前記複数個の信号に対しての前記第１デコード手段
   の応答に対応する関係で前記複数個の信号に応答する第
   ２デコード手段を具備していることを特徴とする装置。 １４、特許請求の範囲第１３項において、前記第２複数
   個の出力手段はコンデンサを構成しており、且つ前記第
   ２複数個のコンデンサと前記信号手段と前記第２デコー
   ド手段は前記集積回路チップ上に配設されていることを
   特徴とする装置。 １５、特許請求の範囲第１３項において、前記第１及び
   第２複数個の出力手段は実質的に等しい値のコンデンサ
   を構成しており、且つ前記第１及び第２複数個のコンデ
   ンサ及び前記第１及び第２デコード手段は前記複数個の
   二進信号の論理レベルによってコード化される二進コー
   ド化値のアナログ値への単調な変換をあたえるべく構成
   されていることを特徴とする装置。 １６、二進コード化値をアナログ値へ変換する装置にお
   いて、各々が個別的に重み付けされた二進値を表すべく
   コード化されており且つ各々が二進「０」及び二進「１
   」に夫々対するコード化である第１及び第２論理レベル
   を持っている複数個の二進信号を供給する手段が設けら
   れており、前記複数個の二進信号は前記アナログ値に対
   する累積的コード化であり、第１複数個の出力手段が設
   けられており、第２複数個の出力手段が設けられており
   、前記信号手段及び前記第１複数個及び第２複数個の出
   力手段に動作上結合されており前記二進信号の論理レベ
   ルをデコードし且つこの様なデコード動作に従って前記
   第１及び第２複数個の出力手段を活性化させるデコード
   手段が設けられており、集積回路チップが設けられてお
   り、前記第１及び第２複数個の出力手段が前記集積回路
   チップ上に配設されており、前記複数個の出力手段は前
   記第１複数個の出力手段と相対的に前記集積回路チップ
   上で実質的に１８０°回転されていることを特徴とする
   装置。 １７、特許請求の範囲第１６項において、前記第１複数
   個の出力手段は第１方向において相互に変位されており
   、且つ前記第２複数個の出力手段は前記第１方向におけ
   る前記第１複数個の出力手段の変位と前記第１方向にお
   いて反対の第２方向において相互に同一の変位を持って
   いることを特徴とする装置。 １８、特許請求の範囲第１７項において、前記第１複数
   個の出力手段の各々は、前記第１及び第２方向と同位の
   方向において第１の特定位置を持っており、且つ前記第
   ２複数個の出力手段の各々は前記同位の方向において第
   ２の特定位置を持っていることを特徴とする装置。 １９、特許請求の範囲第１７項において、前記第１複数
   個の出力手段の各々は前記第１方向における特定位置か
   ら変位されており、且つ前記第２複数個の出力手段は前
   記第２方向における前記特定位置から変位されているこ
   とを特徴とする装置。 ２０、二進コード化値をアナログ値へ変換する装置にお
   いて、各々が「１」及び「０」の二進値に対するコード
   化である論理レベルを持っている複数個の信号を供給す
   る手段が設けられており、前記複数個の二進信号の各々
   は個々の重み付けした有意性の二進値に対してのコード
   化であり且つ前記複数個の二進信号は前記アナログ値に
   対する累積的なコード化であり、前記複数個の二進コー
   ド化信号に応答して前記信号をデコードする手段が設け
   られており、前記デコード手段へ動作結合されている複
   数個の出力手段を具備しており前記二進信号の論理レベ
   ルによってコード化されるアナログ値に従って前記複数
   個の内の多数の出力手段において信号を発生させる手段
   が設けられており、集積回路チップが設けられており、
   前記信号手段と前記デコード手段と前記複数個の出力手
   段は前記集積回路チップ上に配設されており、前記複数
   個の出力手段は厚さの変化に従って前記複数個の出力手
   段内に発生される信号内に変化を与える為に前記チップ
   上の段階的に変位した位置において厚さの段階的な変化
   を持っており、前記複数個の出力手段と関連しており前
   記複数個の出力手段の厚さにおける変化によって前記複
   数個の出力手段内に発生される信号の変化の影響を実質
   的に除去する手段が設けられていることを特徴とする装
   置。 ２１、特許請求の範囲第２０項において、前記複数個の
   出力手段の各々は中間値からこの様な出力手段の厚さに
   おける変化に従って中間値からの逸れを表す特性におけ
   る変化を持った信号を供給し、前記除去手段は前記複数
   個の出力手段の各々に対して関連する出力手段からの信
   号における中間値からの変化を補償する特性を持った付
   加的な信号を発生する手段を具備すると共に更に前記複
   数個の出力手段の個々のものからの信号とこの様な個々
   の出力手段に対しての補償信号とを結合させる手段を具
   備することを特徴とする装置。 ２２、特許請求の範囲第２１項において、前記デコード
   手段は、二進信号の論理レベルによってコード化され段
   階的に増加するアナログ値に対して、前記複数個の内の
   以前に信号を発生する出力手段において信号を発生させ
   ると共に前記複数個の内の付加的な出力手段において信
   号を発生させる為に前記二進信号手段からの信号の論理
   レベルに応答するマトリクス関係を画定しており、前記
   除去手段は付加的な複数個の出力手段を具備しているこ
   とを特徴とする装置。 ２３、特許請求の範囲第２２項において、前記デコード
   手段は複数個のスイッチを具備しており、前記複数個の
   内の同一のスイッチが前記複数個の二進信号に応答し且
   つマトリクス関係を画定しており、前記第１及び第２複
   数個の出力手段はコンデンサを構成していることを特徴
   とする装置。 ２４、特許請求の範囲第２２項において、前記複数個の
   スイッチは各々が前記複数個の二進信号の個々の１つに
   応答する複数個のサブセットに配設されており、各サブ
   セットにおけるスイッチはその他のサブセットにおける
   スイッチが該その他のサブセットと相対的に次に高い及
   び低い二進有意性にけるスイッチに対して持っているの
   と同一のマトリクス関係を次に高い及び低い二進信号の
   サブセットにおけるスイッチに対して持っており、前記
   付加的な複数個の出力手段は前記第１複数個の出力手段
   の実質的な複製であり且つ前記第１複数個の出力手段と
   相対的に１８０°回転されていることを特徴とする装置
   。 ２５、二進コード化値とアナログ値との間で変換を行う
   装置において、各々が「１」及び「０」の二進値に対し
   ての夫々コード化である第１及び第２二進値を持ってお
   り且つ各々が個々に重み付けした二進有意性を持ってい
   る複数個の二進信号を供給する手段が設けられており、
   前記二進信号は前記アナログ値を累積的にコード化し、
   前記二進信号をデコードする手段が設けられており、前
   記アナログ値を表す信号を発生する為に前記デコード手
   段からの信号に応答する複数個の出力手段が設けられて
   おり、集積回路チップが設けられており、前記二進信号
   手段と前記デコード手段と前記複数個の出力手段は前記
   集積回路チップ上に配設されており前記複数個の出力手
   段の各々は個々の距離だけ中間位置から変位されており
   、前記集積回路チップ上の前記複数個の内の異なった出
   力手段の前記中間位置からの各々の個別的な変位を個別
   的に補償する手段が設けられていることを特徴とする装
   置。 ２６、特許請求の範囲第２５項において、前記補償手段
   は前記集積回路チップ上に配設されている第２複数個の
   出力手段を具備しており、前記第２複数個の出力手段の
   各々は前記第１複数個の出力手段の対応する１つと対を
   形成していることを特徴とする装置。 ２７、特許請求の範囲第２６項において、前記第１複数
   個の出力手段の各々は中間位置からの前記集積回路チッ
   プ上のこの様な出力手段の変位に依存して特定値からの
   逸れを持った特定値を持っており、且つ前記第２複数個
   の出力手段の各々は前記第１複数個における関連する出
   力手段の値における前記中間値からの逸れを補償するこ
   とを特徴とする装置。 ２８、特許請求の範囲第２７項において、前記第２複数
   個の出力手段の各々は前記第１複数個の出力手段の関連
   する１つと相対的に前記中間位置から対称的に変位され
   ていることを特徴とする装置。