JP2546449B2 - D/a変換装置 - Google Patents
D/a変換装置Info
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- JP2546449B2 JP2546449B2 JP8543691A JP8543691A JP2546449B2 JP 2546449 B2 JP2546449 B2 JP 2546449B2 JP 8543691 A JP8543691 A JP 8543691A JP 8543691 A JP8543691 A JP 8543691A JP 2546449 B2 JP2546449 B2 JP 2546449B2
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Description
【発明の詳細な説明】
【産業上の利用分野】本発明は、入力されたディジタル
データを2分割し、上位桁側と下位桁側を別のD/A変
換器に入力し、2つのアナログデータを得、抵抗等を介
すことによって、上位側と下位側のアナログデータの相
対比をとった上で加算し、一つのアナログデータを出力
するD/A変換装置に関する。 【従来の技術】第3図は、この種のD/A変換装置の従
来例を示すブロック図である。このD/A変換装置は、
ディジタルデータの入力端子A0〜A15と、アナログ
データの出力端子10と、上位側デコーダ1と、下位側
デコーダ2と、上位側D/A変換器13と、下位側D/
A変換器14と、バッファ7,8,9と、抵抗R31,
R32とで構成されている。上位側D/A変換器13
は、バイアス電源51と、バイアス電源51と接地の間
に直列に接続された256個の単位抵抗r01,
r11,…,r2551と、これら単位抵抗r01,r
11,…,r2551の一端に一端が接続された255
個のMOSトランジスタQ01,Q11,…,Q
2551で構成されている。下位側D/A変換器14も
同様に、バイアス電源52と、バイアス電源52と接地
の間に直列に接続された256個の単位抵抗r02,r
12,…,r2552と、これら単位抵抗r02,r
12,…,r2552の一端に一端が接続された256
個のMOSトランジスタQ02,Q12,…,Q
2552で構成されている。上位側デコーダ1は入力端
子が8個の入力端子A8,A9,…,A15と接続さ
れ、256=(28)個の出力端子がD/A変換器13
の各MOSトランジスタQ01,Q11,…,Q
2551のゲートに接続されており、入力端子A8〜A
15に入力したデータに基きMOSトランジスタ
Q 01 ,Q 11 ,…,Q 2551 のいずれか1つのゲー
トをアクティブにする。下位側のデコーダ2も同様に、
入力端子が8個の入力端子A0,A1,…,A7に接続
され、256(=28)個の出力端子がD/A変換器1
4の各トランジスタQ02,Q12,…,Q2552の
ゲートに接続されており、入力端子A0〜A7に入力し
たデータに基づきトランジスタQ02〜Q2552のい
ずれか1つのゲートをアクティブにする。バッファ7の
非反転入力端子はD/A変換器13のMOSトランジス
タQ01〜Q2551の他端に接続され、バッファ8の
非反転入力端子はD/A変換器14のMOSトランジス
タQ02〜Q2552の他端に接続されており、D/A
変換器13,14で選択されたアナログデータはバッフ
ァ7,8を介して抵抗R31,R32に伝播される。抵
抗R31,R32の抵抗比は1:256である。そし
て、抵抗R31,R32を経てアナログデータは1つに
なり、バッファ9を通って出力端子10に出力される。 【発明が解決しようとする課題】上述した従来のD/A
変換装置は、上位桁用のD/A変換器の出力と下位桁用
のD/A変換器の出力とを抵抗R1,R2の比(1:2
56)によって、 1:1/256 に重み付けを行って加算しているが、1:256の抵抗
比を精度よく実現させるのは難しく、あえて、1:25
6の抵抗比を精度よく(1/256以内の誤差で)実現
させようとする場合、257本の同一な抵抗を用意する
のが一般的であるが、それにより、チップサイズが増大
し、原価上昇を招くという欠点がある。 【課題を解決するための手段】本発明のD/A変換装置
は、m個(mは1以上の整数)の上位入力端子と、n個
(nは2以上の整数)の下位入力端子と、出力端子と、
第1、第2の出力線と、m個の上位入力端子よりディジ
タル信号の上位側ビットを入力し、入力した上位側ビッ
トをデコードして2m個の出力端の1つに第1の選択信
号を出力する上位側デコーダと、n個の下位入力端子よ
りディジタル信号の下位側ビットを入力し、入力した下
位側ビットをデコードして、2n個の出力端の1つに第
2の選択信号を出力する下位側デコーダと、2m個の単
位抵抗が直列接続された第1の抵抗列と、一端が第1の
抵抗列の一端に接続されている2n個の単位抵抗が直列
接続された第2の抵抗列と、第2の抵抗列と並列に接続
された1または数個直列接続された単位抵抗と、第2の
抵抗列の他端をアースに接続し第1の抵抗列の他端より
電流を供給するバイアス電源と、それぞれ第1の抵抗列
の単位抵抗の各接続点および第1、第2の抵抗列の接続
点に接続され、ゲートに第1の選択信号を入力すると接
続された接続点の電位を第1の出力線に出力する2m個
のトランジスタと、それぞれ第2の抵抗列の単位抵抗の
各接続点および第2の抵抗列とアースとの接続点のいず
れか1つの接続点に接続され、ゲートに第2の選択信号
を入力すると接続されている接続点の電位を第2の出力
線に出力する2n個のトランジスタとで成るD/A変換
器と、第1、第2の出力線の出力を入力し、第2の出力
線の出力のフルスケールが第1の出力線の出力の最小ス
テップとなる比率で第1、第2の出力線の出力を加算
し、出力端子に出力するバッファ回路とを有する。 【作用】このように、第2の抵抗列に並列に接続された
1または数個直列接続された単位抵抗が、第1の出力線
の出力の最小ステップ電圧のほぼ1または数倍の電圧を
第2の出力線の出力のフルスケールとなるように、第2
の抵抗列に設定しているので、この設定された電圧を正
しいフルスケール電圧にもどすためのバッファ回路で必
要な抵抗は抵抗比が1:1に近い2個の抵抗でよいため
チップ上での実現は容易であり、それに要するチップ面
積も小さくてよい。 【実施例】次に、本発明の実施例について図面を参照し
て説明する。第1図は本発明のD/A変換装置の第1の
実施例を示す構成図である。デコーダ1は、入力端がそ
れぞれ入力端子A8,A9,〜,A15に接続され、入
力端子A8,A9,〜,A15より入力した上位8ビッ
トの入力信号に対応して、256個の出力端のいずれか
1つに第1の選択信号を出力する。デコーダ2は、入力
端子がそれぞれ入力端子A0,A1,〜,A7に接続さ
れ、入力端子A0,A1,〜,A7より入力した下位8
ビットの入力信号に対応して、256個の出力端のいず
れか1つに第2の選択信号を出力する。D/A変換器3
は、それぞれ抵抗値rを有する256個の抵抗r01,
r11,〜,r2551が直列接続された第1の抵抗列
と、一端が第1の抵抗列の一端に接続されたそれぞれ抵
抗値rを有する256個の抵抗r02,r12,〜,r
2552が直列接続された第2の抵抗列と、第2の抵抗
列に並列に接続された抵抗値rを有する抵抗R0と、第
2の抵抗列の他端をアースに接続し、第1の抵抗列の他
端より電流を供給するバイアス電源5と、第1の抵抗列
の抵抗r01,r11,〜,r2551の接続点および
第1、第2の抵抗列の接続点のいずれか1つの接続点に
接続されゲートが第1の選択信号を入力すると接続され
た接続点の電位を出力線11にそれぞれ出力する2の8
乗、すなわち256個のMOSトランジスタQ01,Q
11,〜,Q2551と、第2の抵抗列の抵抗r02,
r12,〜,r2552の接続点および第2の抵抗列の
アースとの接続点のいずれか1つの接続点に接続されゲ
ートが第2の選択信号を入力すると接続された接続点の
電位を出力線12にそれぞれ出力する2の8乗、すなわ
ち256個のMOSトランジスタQ02,Q12,〜,
Q2552とで成っている。バッファ7,8の入力端は
出力線11,12に接続されている。バッファ7,8の
出力端はそれぞれ抵抗R1,R2を介してバッファ9の
入力端に接続され、バッファ9の出力端は出力端子10
に接続されている。本実施例では、抵抗R0が直列接続
された256個の抵抗r02,r12,〜,r2552
に並列接続されているので、合成抵抗は抵抗値rの25
6/257=0.996となり、D/A変換器3の出力
の最小ステップとなる正規フルスケールの0.996倍
となる。しかし、抵抗R1,R2の比率を1:0.99
6とすれば合成抵抗による出力線12の出力の低下分は
補正される。したがって、入力端子A0,A1,〜,A
15に入力されたディジタル信号はアナログ信号として
出力端子10より精度よく出力される。第2図は本発明
の第2の実施例を示す構成図である。本実施例において
は、第1の実施例における抵抗R0が抵抗R11,R
12,R13となっており、抵抗R11,R12,R
13はそれぞれ抵抗値rを有している。バッファ7,8
の出力の加算に際し、バッファ8の出力は差動増幅器1
3の反転入力端に出力されている。その他については第
1の実施例と同様であるので説明は省略する。直列接続
された単位抵抗r02,r12,〜,r2552に直列
接続された抵抗R11,R12,R13との合成抵抗値
は抵抗値rの256×3÷259=2.965倍となる
ので、出力線12のフルスケール電圧は、出力線11の
最小ステップ電圧の2.965倍となる。抵抗R14,
R15の抵抗比を1.965:1にし、バッファ7,8
の出力をそれぞれ出力VM,VSとすると、 2.965/1.965{VM−(1/2.965)VS} ・・・(1) 式(1)で示される演算が実行されたアナログ出力が出
力端子10に出力される。このアナログ出力は式(1)
でもわかるように、バッファ8の出力VSはバッファ7
の出力VMに対し、 1/2.965 とされているのでD/A変換器6のフルスケール電圧が
D/A変換器3の最小ステップ電圧にそろえられている
ことがわかる。抵抗比1.965:1を有する抵抗R
14,R15はほぼ同じ抵抗3本で容易に精度よく実現
できる。また、出力線12の出力が第1の実施例の出力
に比較して、約3倍大きくなっており、その分雑音に対
して有利である。なお、抵抗R14,R15の抵抗比を
2:1としておき、かわりに、抵抗R11,R12,R
13の和を抵抗値rの3.036倍としてもよいことは
明らかである。 【発明の効果】以上説明したように本発明は、第2の抵
抗列に並列に接続された1または数個直列接続された単
位抵抗が、第1の出力線の出力の最小ステップ電圧のほ
ぼ1または数倍の電圧を第2の出力線の出力のフルスケ
ールとなるように、第2の抵抗列に設定していることに
より、この設定された電圧を正しいフルスケール電圧に
もどすためにバッファ回路で必要な抵抗は抵抗比が1:
1に近い2個の抵抗でよいため、従来の1:256の抵
抗比のものに比較し、チップ上での実現は容易であり、
それに要するチップ面積も小さくできる効果がある。
データを2分割し、上位桁側と下位桁側を別のD/A変
換器に入力し、2つのアナログデータを得、抵抗等を介
すことによって、上位側と下位側のアナログデータの相
対比をとった上で加算し、一つのアナログデータを出力
するD/A変換装置に関する。 【従来の技術】第3図は、この種のD/A変換装置の従
来例を示すブロック図である。このD/A変換装置は、
ディジタルデータの入力端子A0〜A15と、アナログ
データの出力端子10と、上位側デコーダ1と、下位側
デコーダ2と、上位側D/A変換器13と、下位側D/
A変換器14と、バッファ7,8,9と、抵抗R31,
R32とで構成されている。上位側D/A変換器13
は、バイアス電源51と、バイアス電源51と接地の間
に直列に接続された256個の単位抵抗r01,
r11,…,r2551と、これら単位抵抗r01,r
11,…,r2551の一端に一端が接続された255
個のMOSトランジスタQ01,Q11,…,Q
2551で構成されている。下位側D/A変換器14も
同様に、バイアス電源52と、バイアス電源52と接地
の間に直列に接続された256個の単位抵抗r02,r
12,…,r2552と、これら単位抵抗r02,r
12,…,r2552の一端に一端が接続された256
個のMOSトランジスタQ02,Q12,…,Q
2552で構成されている。上位側デコーダ1は入力端
子が8個の入力端子A8,A9,…,A15と接続さ
れ、256=(28)個の出力端子がD/A変換器13
の各MOSトランジスタQ01,Q11,…,Q
2551のゲートに接続されており、入力端子A8〜A
15に入力したデータに基きMOSトランジスタ
Q 01 ,Q 11 ,…,Q 2551 のいずれか1つのゲー
トをアクティブにする。下位側のデコーダ2も同様に、
入力端子が8個の入力端子A0,A1,…,A7に接続
され、256(=28)個の出力端子がD/A変換器1
4の各トランジスタQ02,Q12,…,Q2552の
ゲートに接続されており、入力端子A0〜A7に入力し
たデータに基づきトランジスタQ02〜Q2552のい
ずれか1つのゲートをアクティブにする。バッファ7の
非反転入力端子はD/A変換器13のMOSトランジス
タQ01〜Q2551の他端に接続され、バッファ8の
非反転入力端子はD/A変換器14のMOSトランジス
タQ02〜Q2552の他端に接続されており、D/A
変換器13,14で選択されたアナログデータはバッフ
ァ7,8を介して抵抗R31,R32に伝播される。抵
抗R31,R32の抵抗比は1:256である。そし
て、抵抗R31,R32を経てアナログデータは1つに
なり、バッファ9を通って出力端子10に出力される。 【発明が解決しようとする課題】上述した従来のD/A
変換装置は、上位桁用のD/A変換器の出力と下位桁用
のD/A変換器の出力とを抵抗R1,R2の比(1:2
56)によって、 1:1/256 に重み付けを行って加算しているが、1:256の抵抗
比を精度よく実現させるのは難しく、あえて、1:25
6の抵抗比を精度よく(1/256以内の誤差で)実現
させようとする場合、257本の同一な抵抗を用意する
のが一般的であるが、それにより、チップサイズが増大
し、原価上昇を招くという欠点がある。 【課題を解決するための手段】本発明のD/A変換装置
は、m個(mは1以上の整数)の上位入力端子と、n個
(nは2以上の整数)の下位入力端子と、出力端子と、
第1、第2の出力線と、m個の上位入力端子よりディジ
タル信号の上位側ビットを入力し、入力した上位側ビッ
トをデコードして2m個の出力端の1つに第1の選択信
号を出力する上位側デコーダと、n個の下位入力端子よ
りディジタル信号の下位側ビットを入力し、入力した下
位側ビットをデコードして、2n個の出力端の1つに第
2の選択信号を出力する下位側デコーダと、2m個の単
位抵抗が直列接続された第1の抵抗列と、一端が第1の
抵抗列の一端に接続されている2n個の単位抵抗が直列
接続された第2の抵抗列と、第2の抵抗列と並列に接続
された1または数個直列接続された単位抵抗と、第2の
抵抗列の他端をアースに接続し第1の抵抗列の他端より
電流を供給するバイアス電源と、それぞれ第1の抵抗列
の単位抵抗の各接続点および第1、第2の抵抗列の接続
点に接続され、ゲートに第1の選択信号を入力すると接
続された接続点の電位を第1の出力線に出力する2m個
のトランジスタと、それぞれ第2の抵抗列の単位抵抗の
各接続点および第2の抵抗列とアースとの接続点のいず
れか1つの接続点に接続され、ゲートに第2の選択信号
を入力すると接続されている接続点の電位を第2の出力
線に出力する2n個のトランジスタとで成るD/A変換
器と、第1、第2の出力線の出力を入力し、第2の出力
線の出力のフルスケールが第1の出力線の出力の最小ス
テップとなる比率で第1、第2の出力線の出力を加算
し、出力端子に出力するバッファ回路とを有する。 【作用】このように、第2の抵抗列に並列に接続された
1または数個直列接続された単位抵抗が、第1の出力線
の出力の最小ステップ電圧のほぼ1または数倍の電圧を
第2の出力線の出力のフルスケールとなるように、第2
の抵抗列に設定しているので、この設定された電圧を正
しいフルスケール電圧にもどすためのバッファ回路で必
要な抵抗は抵抗比が1:1に近い2個の抵抗でよいため
チップ上での実現は容易であり、それに要するチップ面
積も小さくてよい。 【実施例】次に、本発明の実施例について図面を参照し
て説明する。第1図は本発明のD/A変換装置の第1の
実施例を示す構成図である。デコーダ1は、入力端がそ
れぞれ入力端子A8,A9,〜,A15に接続され、入
力端子A8,A9,〜,A15より入力した上位8ビッ
トの入力信号に対応して、256個の出力端のいずれか
1つに第1の選択信号を出力する。デコーダ2は、入力
端子がそれぞれ入力端子A0,A1,〜,A7に接続さ
れ、入力端子A0,A1,〜,A7より入力した下位8
ビットの入力信号に対応して、256個の出力端のいず
れか1つに第2の選択信号を出力する。D/A変換器3
は、それぞれ抵抗値rを有する256個の抵抗r01,
r11,〜,r2551が直列接続された第1の抵抗列
と、一端が第1の抵抗列の一端に接続されたそれぞれ抵
抗値rを有する256個の抵抗r02,r12,〜,r
2552が直列接続された第2の抵抗列と、第2の抵抗
列に並列に接続された抵抗値rを有する抵抗R0と、第
2の抵抗列の他端をアースに接続し、第1の抵抗列の他
端より電流を供給するバイアス電源5と、第1の抵抗列
の抵抗r01,r11,〜,r2551の接続点および
第1、第2の抵抗列の接続点のいずれか1つの接続点に
接続されゲートが第1の選択信号を入力すると接続され
た接続点の電位を出力線11にそれぞれ出力する2の8
乗、すなわち256個のMOSトランジスタQ01,Q
11,〜,Q2551と、第2の抵抗列の抵抗r02,
r12,〜,r2552の接続点および第2の抵抗列の
アースとの接続点のいずれか1つの接続点に接続されゲ
ートが第2の選択信号を入力すると接続された接続点の
電位を出力線12にそれぞれ出力する2の8乗、すなわ
ち256個のMOSトランジスタQ02,Q12,〜,
Q2552とで成っている。バッファ7,8の入力端は
出力線11,12に接続されている。バッファ7,8の
出力端はそれぞれ抵抗R1,R2を介してバッファ9の
入力端に接続され、バッファ9の出力端は出力端子10
に接続されている。本実施例では、抵抗R0が直列接続
された256個の抵抗r02,r12,〜,r2552
に並列接続されているので、合成抵抗は抵抗値rの25
6/257=0.996となり、D/A変換器3の出力
の最小ステップとなる正規フルスケールの0.996倍
となる。しかし、抵抗R1,R2の比率を1:0.99
6とすれば合成抵抗による出力線12の出力の低下分は
補正される。したがって、入力端子A0,A1,〜,A
15に入力されたディジタル信号はアナログ信号として
出力端子10より精度よく出力される。第2図は本発明
の第2の実施例を示す構成図である。本実施例において
は、第1の実施例における抵抗R0が抵抗R11,R
12,R13となっており、抵抗R11,R12,R
13はそれぞれ抵抗値rを有している。バッファ7,8
の出力の加算に際し、バッファ8の出力は差動増幅器1
3の反転入力端に出力されている。その他については第
1の実施例と同様であるので説明は省略する。直列接続
された単位抵抗r02,r12,〜,r2552に直列
接続された抵抗R11,R12,R13との合成抵抗値
は抵抗値rの256×3÷259=2.965倍となる
ので、出力線12のフルスケール電圧は、出力線11の
最小ステップ電圧の2.965倍となる。抵抗R14,
R15の抵抗比を1.965:1にし、バッファ7,8
の出力をそれぞれ出力VM,VSとすると、 2.965/1.965{VM−(1/2.965)VS} ・・・(1) 式(1)で示される演算が実行されたアナログ出力が出
力端子10に出力される。このアナログ出力は式(1)
でもわかるように、バッファ8の出力VSはバッファ7
の出力VMに対し、 1/2.965 とされているのでD/A変換器6のフルスケール電圧が
D/A変換器3の最小ステップ電圧にそろえられている
ことがわかる。抵抗比1.965:1を有する抵抗R
14,R15はほぼ同じ抵抗3本で容易に精度よく実現
できる。また、出力線12の出力が第1の実施例の出力
に比較して、約3倍大きくなっており、その分雑音に対
して有利である。なお、抵抗R14,R15の抵抗比を
2:1としておき、かわりに、抵抗R11,R12,R
13の和を抵抗値rの3.036倍としてもよいことは
明らかである。 【発明の効果】以上説明したように本発明は、第2の抵
抗列に並列に接続された1または数個直列接続された単
位抵抗が、第1の出力線の出力の最小ステップ電圧のほ
ぼ1または数倍の電圧を第2の出力線の出力のフルスケ
ールとなるように、第2の抵抗列に設定していることに
より、この設定された電圧を正しいフルスケール電圧に
もどすためにバッファ回路で必要な抵抗は抵抗比が1:
1に近い2個の抵抗でよいため、従来の1:256の抵
抗比のものに比較し、チップ上での実現は容易であり、
それに要するチップ面積も小さくできる効果がある。
【図面の簡単な説明】
第1図は本発明のD/A変換装置の第1の実施例を示す
構成図、第2図は第2の実施例を示す構成図、第3図は
従来例を示す構成図である。 1,2……デコーダ、3,4……D/A変換器、5……
バイアス電源、7,8,9……バッファ、10……出力
端子、11,12……出力線,13……差動増幅器、A
0,A1,〜,A7……入力端子、A8,A9,〜,A
15……入力端子、Q01,Q11,〜,Q2551…
…MOSトランジスタ、Q02,Q12,〜,Q
2552……MOSトランジスタ、r01,r11,
〜,r2551……抵抗、r02,r12,〜,r
2552、……抵抗、R0,R1,R2……抵抗、R
11,R12〜,R15……抵抗。
構成図、第2図は第2の実施例を示す構成図、第3図は
従来例を示す構成図である。 1,2……デコーダ、3,4……D/A変換器、5……
バイアス電源、7,8,9……バッファ、10……出力
端子、11,12……出力線,13……差動増幅器、A
0,A1,〜,A7……入力端子、A8,A9,〜,A
15……入力端子、Q01,Q11,〜,Q2551…
…MOSトランジスタ、Q02,Q12,〜,Q
2552……MOSトランジスタ、r01,r11,
〜,r2551……抵抗、r02,r12,〜,r
2552、……抵抗、R0,R1,R2……抵抗、R
11,R12〜,R15……抵抗。
Claims (1)
- (57)【特許請求の範囲】 m個(mは1以上の整数)の上位入力端子と、 n個(nは2以上の整数)の下位入力端子と、 出力端子と、 第1、第2の出力線と、 m個の上位入力端子よりディジタル信号の上位側ビット
を入力し、入力した上位側ビットをデコードして2m個
の出力端の1つに第1の選択信号を出力する上位側デコ
ーダと、 n個の下位入力端子よりディジタル信号の下位側ビット
を入力し、入力した下位側ビットをデコードして、2n
個の出力端の1つに第2の選択信号を出力する下位側デ
コーダと、 2m個の単位抵抗が直列接続された第1の抵抗列と、一
端が第1の抵抗列の一端に接続されている2n個の単位
抵抗が直列接続された第2の抵抗列と、第2の抵抗列と
並列に接続された1または数個直列接続された単位抵抗
と、第2の抵抗列の他端をアースに接続し第1の抵抗列
の他端より電流を供給するバイアス電源と、それぞれ第
1の抵抗列の単位抵抗の各接続点および第1,第2の抵
抗列の接続点に接続され、ゲートに第1の選択信号を入
力すると接続されている接続点の電位を第1の出力線に
出力する2m個のトランジスタと、それぞれ第2の抵抗
列の単位抵抗の各接続点および第2の抵抗列とアースと
の接続点に接続され、ゲートに第2の選択信号を入力す
ると接続されている接続点の電位を第2の出力線に出力
する2n個のトランジスタとで成るD/A変換器と、 第1,第2の出力線の出力を入力し、第2の出力線の出
力のフルスケールが第1の出力線の出力の最小ステップ
となる比率で第1,第2の出力線の出力を加算し、出力
端子に出力するバッファ回路とを有するD/A変換装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8543691A JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8543691A JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | D/a変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06209265A JPH06209265A (ja) | 1994-07-26 |
JP2546449B2 true JP2546449B2 (ja) | 1996-10-23 |
Family
ID=13858809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8543691A Expired - Fee Related JP2546449B2 (ja) | 1991-04-01 | 1991-01-22 | D/a変換装置 |
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Country | Link |
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JP (1) | JP2546449B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008236301A (ja) * | 2007-03-20 | 2008-10-02 | Nec Electronics Corp | D/a変換器 |
JP4958699B2 (ja) * | 2007-09-10 | 2012-06-20 | オンセミコンダクター・トレーディング・リミテッド | D/aコンバータ、逐次比較型a/dコンバータ |
-
1991
- 1991-01-22 JP JP8543691A patent/JP2546449B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH06209265A (ja) | 1994-07-26 |
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