JPH0269969A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0269969A JPH0269969A JP63221926A JP22192688A JPH0269969A JP H0269969 A JPH0269969 A JP H0269969A JP 63221926 A JP63221926 A JP 63221926A JP 22192688 A JP22192688 A JP 22192688A JP H0269969 A JPH0269969 A JP H0269969A
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- 239000000758 substrate Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は高精度のアナログ回路を有する半導体集積装置
上の素子の配置方法に関する。
上の素子の配置方法に関する。
〔従来の技術］
Ｄ／Ａ変換回路、Ａ／Ｄ変換回路等アナログ回路の中で
オペアンプと抵抗素子、容量素子等のイこの時入力イン
ピーダンス４３ （Ｚ、１や帰還インピーダンス４４（
１）は抵抗素子、容量素子などが用いられるが例えば容
量素子を用いて３倍の増幅回路を構成する場合、入力電
圧の周波数をｗ［ｒａｄ／ｓｌ とすると、 Ｚ２＝ 。
オペアンプと抵抗素子、容量素子等のイこの時入力イン
ピーダンス４３ （Ｚ、１や帰還インピーダンス４４（
１）は抵抗素子、容量素子などが用いられるが例えば容
量素子を用いて３倍の増幅回路を構成する場合、入力電
圧の周波数をｗ［ｒａｄ／ｓｌ とすると、 Ｚ２＝ 。
ＷＣ
として全く同一構造の容量素子４本を用意する。
半導体集積回路上に実現する場合、ある基本面積の容量
素子に対し３倍の面積の容量素子を用いて、容量値を３
倍にそろえることは難しい。そこで第２図の様に同一構
造で同一間隔で同一方向に配置された素子を並列接続し
て、正確な容量比を実現しようとしていた。
素子に対し３倍の面積の容量素子を用いて、容量値を３
倍にそろえることは難しい。そこで第２図の様に同一構
造で同一間隔で同一方向に配置された素子を並列接続し
て、正確な容量比を実現しようとしていた。
〔発明が解決しようとする課題］
しかし第２図の様な配置方法をしても素子３１．３４の
様に列の端に配置された素子は、隣接しているトランジ
スタ３７や、別電源系のウェル３８等周辺回路の影響に
より素子３１．３４と素子３２．３３の電気的特性に差
が生じ正確な容量比を得にくいという問題点を有してい
た。
様に列の端に配置された素子は、隣接しているトランジ
スタ３７や、別電源系のウェル３８等周辺回路の影響に
より素子３１．３４と素子３２．３３の電気的特性に差
が生じ正確な容量比を得にくいという問題点を有してい
た。
そこで本発明は上記問題点を簡単な付加操作で素子の電
気的特性を同じくして、より精度の高いアナログ回路を
実現することを目的とする。
気的特性を同じくして、より精度の高いアナログ回路を
実現することを目的とする。
［課題を解決するための手段］
上記問題点を解決する為、本発明の半導体集積装置は、
半導体基板上に、同一もしくは類似構造で同一サイズの
複数の容量素子を一定の規則で配置した容量素子群に対
し、配列の少なくとも片端に前記容量素子群の配列規則
と同一の規則で同一もしくは類似構造で同一サイズのダ
ミー容量素子を設けたことを特徴とする。
半導体基板上に、同一もしくは類似構造で同一サイズの
複数の容量素子を一定の規則で配置した容量素子群に対
し、配列の少なくとも片端に前記容量素子群の配列規則
と同一の規則で同一もしくは類似構造で同一サイズのダ
ミー容量素子を設けたことを特徴とする。
【作 用１
抵抗、容量素子等の受動素子の電気的特性を等しくする
目的で、同一規則の配列に配置しても、パターンが格子
状に並んでいるためウェハーを露光する時の光の回折現
象により配列の中と外側ではレジストの感光具合が異な
る、又製造工程中のエツチングの進み具合がやはり配列
の中と外側で異なるなどの原因により、配列の端に位置
する受動素子は電気的特性に異が生じる。そこで配列の
端に実際には回路上で使用しないダミー素子を設けてお
くことにより、上記問題点を回避できる。
目的で、同一規則の配列に配置しても、パターンが格子
状に並んでいるためウェハーを露光する時の光の回折現
象により配列の中と外側ではレジストの感光具合が異な
る、又製造工程中のエツチングの進み具合がやはり配列
の中と外側で異なるなどの原因により、配列の端に位置
する受動素子は電気的特性に異が生じる。そこで配列の
端に実際には回路上で使用しないダミー素子を設けてお
くことにより、上記問題点を回避できる。
〔実 施 例］
本発明の実施例を第１図をもとに説明する。素子２１〜
２６は同じ構造、同じサイズを持った拡散−ポリシリコ
ン素子で、全て同し方向、同し間隔（距離り、）で配置
されており、容量値はＣである。素子２１．２２．２３
は３本並列接続され、Ｚ ＋ （＝ １ ／ ｊ ｗ
３ ｃ ）として動作する。素子２４は１本で使用さ
れＺ ２ （１／ ｊｗ ｃ ）として動作する。素
子２５．２６は容量値Ｃであるが、他の素子と接続はさ
れずダミー容量として動作する。ただし他の容量素子と
同じ位置にコンタクトは設けておく。さらに基板電位を
安定させる為、ストッパー２９を全ての容量素子の周辺
へ全ての容量素子から同じ距離になる様に配置しておく
。
２６は同じ構造、同じサイズを持った拡散−ポリシリコ
ン素子で、全て同し方向、同し間隔（距離り、）で配置
されており、容量値はＣである。素子２１．２２．２３
は３本並列接続され、Ｚ ＋ （＝ １ ／ ｊ ｗ
３ ｃ ）として動作する。素子２４は１本で使用さ
れＺ ２ （１／ ｊｗ ｃ ）として動作する。素
子２５．２６は容量値Ｃであるが、他の素子と接続はさ
れずダミー容量として動作する。ただし他の容量素子と
同じ位置にコンタクトは設けておく。さらに基板電位を
安定させる為、ストッパー２９を全ての容量素子の周辺
へ全ての容量素子から同じ距離になる様に配置しておく
。
この様な配置方法により増幅回路を構成すると、第３図
において、入力電圧４１（Ｖ、Ｎ）と出力電圧４２ （
Ｖｏｌ、Ｔ） （７）関係は、ＶＩＮノ周波数をｗ［ｒ
ａｄ／ｓ］ とすると、 Ｖ ０ＬＩＴ ＝−・Ｖ ＩＮ・−・ （１０）となる
。この時素子２１．２２．２３．２４はダミー容量２５
．２６がある為、製造工程中のエツチングの進み方及び
拡散の深さ、広がり方が等しくなり、従って電気的特性
がそろう為、Ｚ２ ： Ｚ＋ ＝３ ： １＝１／ｊｗ
ｃ ： １／ｊｗ３ｃ・・・ （１１） というインピーダンスの精度が向上する。よって、 ＶＯＬＩ？ ＝ ３ ＊Ｖ＋Ｎ・ ・ ・ （
１２）となり増幅回路としての性能が向上する。
において、入力電圧４１（Ｖ、Ｎ）と出力電圧４２ （
Ｖｏｌ、Ｔ） （７）関係は、ＶＩＮノ周波数をｗ［ｒ
ａｄ／ｓ］ とすると、 Ｖ ０ＬＩＴ ＝−・Ｖ ＩＮ・−・ （１０）となる
。この時素子２１．２２．２３．２４はダミー容量２５
．２６がある為、製造工程中のエツチングの進み方及び
拡散の深さ、広がり方が等しくなり、従って電気的特性
がそろう為、Ｚ２ ： Ｚ＋ ＝３ ： １＝１／ｊｗ
ｃ ： １／ｊｗ３ｃ・・・ （１１） というインピーダンスの精度が向上する。よって、 ＶＯＬＩ？ ＝ ３ ＊Ｖ＋Ｎ・ ・ ・ （
１２）となり増幅回路としての性能が向上する。
第４図はダミー素子群の別の配置例である。もしチップ
面積上杵されるならばダミー素子群４８を使用する素子
群４９の上下左右へ、配置すればさらにインピーダンス
比の精度は向上する。
面積上杵されるならばダミー素子群４８を使用する素子
群４９の上下左右へ、配置すればさらにインピーダンス
比の精度は向上する。
又本実施例では素子２５．２６をダミー素子としたが、
素子２１〜２４を使用する回路とは別の回路系で使用し
ても、素子２１〜２４の特性の均一性は失われない。こ
の様に素子２１と２５の特性を厳密に合わせなくても良
い場合、ダミー素子２５．２６の分だけチップ面積がむ
だにならずに済む。
素子２１〜２４を使用する回路とは別の回路系で使用し
ても、素子２１〜２４の特性の均一性は失われない。こ
の様に素子２１と２５の特性を厳密に合わせなくても良
い場合、ダミー素子２５．２６の分だけチップ面積がむ
だにならずに済む。
第５図は使用素子群とダミー素子群５１の別の配置例で
ある。使用する素子５２〜５５と５６〜５９を二列に分
けて配置し、素子５２．５５．５６．５９の外側にダミ
ー素子６０．６１．６２．６３を配置する。
ある。使用する素子５２〜５５と５６〜５９を二列に分
けて配置し、素子５２．５５．５６．５９の外側にダミ
ー素子６０．６１．６２．６３を配置する。
上記実施例では容量素材として拡散−ボリシリコン容量
の例を示したが、拡散−アルミ容量、ポリシリコン（−
層目）−ポリシリコン（二層目）容量でも全く同し構成
により同様の効果が得られる。
の例を示したが、拡散−アルミ容量、ポリシリコン（−
層目）−ポリシリコン（二層目）容量でも全く同し構成
により同様の効果が得られる。
本発明の実施例をもう一つあげておく。第６図は３ビツ
トの容量アレイ型り／Ａ変換回路図である。
トの容量アレイ型り／Ａ変換回路図である。
信号１は基準電圧（Ｖｒｅｆ）でデジタル信号１０．１
１．１２ （Ｄ、、Ｄ、、Ｄｏ）の内” Ｈ”になった
ビットに対する容量素子４．５．６に電荷が蓄積される
。この容量４．５．６には重み付けがされており。
１．１２ （Ｄ、、Ｄ、、Ｄｏ）の内” Ｈ”になった
ビットに対する容量素子４．５．６に電荷が蓄積される
。この容量４．５．６には重み付けがされており。
容量４．容量５：容量６＝＝４：２：１・・・ （２０
） となっている。そしてこれらの容量素子に貯えられた電
荷は信号２（Ｖ２）を通してボルテージフォロワ接続さ
れたオペアンプ１９へ入力され、Ｖ ２ ＝ Ｖ ｏｕ
ア ・・・ （２１）となって出力電
圧３（■ｏｕＴ）となる。
） となっている。そしてこれらの容量素子に貯えられた電
荷は信号２（Ｖ２）を通してボルテージフォロワ接続さ
れたオペアンプ１９へ入力され、Ｖ ２ ＝ Ｖ ｏｕ
ア ・・・ （２１）となって出力電
圧３（■ｏｕＴ）となる。
もう少し詳細に動作を説明する為、３つの状態に分けて
説明を行う。
説明を行う。
まず第１状態は信号７（Ｓｌ）、信号８（Ｓ２）を’Ｈ
”（ＯＮ）、信号９ （Ｓ３）を“”Ｌ” （ＯＦＦ
）にして、全ての容量の電荷を放電することである。次
に第２状態はＳ、をＯＦＦ、Ｓ２ −３３をＯＮにして
Ｄ ２〜Ｄ ｏ人力の内” Ｈ”に相当する容量に電荷
を充電することである。最後に第３状態はＳｌをＯＮ、
Ｓ２ ・Ｓ３をＯＦＦにして全電荷を全ての容量に再分
布させることである。この第２から第３状態の移行前後
で電荷の総量が変わらないので次の式が成り立つ。
”（ＯＮ）、信号９ （Ｓ３）を“”Ｌ” （ＯＦＦ
）にして、全ての容量の電荷を放電することである。次
に第２状態はＳ、をＯＦＦ、Ｓ２ −３３をＯＮにして
Ｄ ２〜Ｄ ｏ人力の内” Ｈ”に相当する容量に電荷
を充電することである。最後に第３状態はＳｌをＯＮ、
Ｓ２ ・Ｓ３をＯＦＦにして全電荷を全ての容量に再分
布させることである。この第２から第３状態の移行前後
で電荷の総量が変わらないので次の式が成り立つ。
（４Ｃ＋２Ｃ＋Ｃ） ・Ｖ２
＝ Ｖ ｒｅｆ （４Ｃ＊ Ｄ ２ ＋２ Ｃ＊ Ｄ
＋ ＋ Ｃ＊ Ｄ ｏ ）・・・ （２２） （但し、Ｄ２が“Ｈ゛の時Ｄ２＝１、” Ｌ ”の時り
、＝φとする。） よって回路の精度は容量の絶対精度ではなくその比で決
まるので、各々の容量素子（＝Ｃ）の値をいかに等しく
作るかがポイントとなる。
＋ ＋ Ｃ＊ Ｄ ｏ ）・・・ （２２） （但し、Ｄ２が“Ｈ゛の時Ｄ２＝１、” Ｌ ”の時り
、＝φとする。） よって回路の精度は容量の絶対精度ではなくその比で決
まるので、各々の容量素子（＝Ｃ）の値をいかに等しく
作るかがポイントとなる。
そこで本発明の最も特徴的な部分について述べる。第７
図は第６図の回路で用いる容量アレイの配置図である。
図は第６図の回路で用いる容量アレイの配置図である。
各容量素子７０〜７８は全て同じ構造、同じ向き、同じ
間隔Ｌ１で配置されている。素子７７．７８をダミー素
子として用いることによって素子７０〜７６の容量値は
全て等しくＣになり、素子７０〜７３．４本を並列接続
して、素子７４．７５．２本を並列接続する。こうして
４Ｇ ＋ ２Ｃ： Ｃの正確な容量比を得ることができ
、回路の精度を上げることが可能となる。
間隔Ｌ１で配置されている。素子７７．７８をダミー素
子として用いることによって素子７０〜７６の容量値は
全て等しくＣになり、素子７０〜７３．４本を並列接続
して、素子７４．７５．２本を並列接続する。こうして
４Ｇ ＋ ２Ｃ： Ｃの正確な容量比を得ることができ
、回路の精度を上げることが可能となる。
［発明の効果］
本発明は、複数の抵抗、容量、トランジスタ等の回路素
子を使う場合において、簡単なダミー素子を設けるとい
う簡単な追加操作により、ダミー素子にはさまれた全て
の素子の電気的特性を均一にし、回路の性能を向上する
ことができる。
子を使う場合において、簡単なダミー素子を設けるとい
う簡単な追加操作により、ダミー素子にはさまれた全て
の素子の電気的特性を均一にし、回路の性能を向上する
ことができる。
又本発明はプロセス技術が変わっても適用できるもので
高精度アナログ回路を実現する上で極めて応用範囲が広
い。
高精度アナログ回路を実現する上で極めて応用範囲が広
い。
第１図は本発明による回路素子の配置図、第２図は従来
の回路素子配置図、第３図は増幅回路図、第４図は本発
明によるダミー素子配置図、第５図は本発明による他の
ダミー素子配置図、第６図はアレー容量型Ｄ／Ａ変換回
路図で、第７図はアレー容量の配置図である。
の回路素子配置図、第３図は増幅回路図、第４図は本発
明によるダミー素子配置図、第５図は本発明による他の
ダミー素子配置図、第６図はアレー容量型Ｄ／Ａ変換回
路図で、第７図はアレー容量の配置図である。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）
Claims (1)
- 半導体基板上に、同一もしくは類似構造で同一サイズ
の複数の容量素子を一定の規則で配置した容量素子群に
対し、配列の少なくとも片端に前記容量素子群の配列規
則と同一の規則で、同一もしくは類似構造で同一サイズ
のダミー容量素子を設けたことを特徴とする半導体集積
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221926A JPH0269969A (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221926A JPH0269969A (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269969A true JPH0269969A (ja) | 1990-03-08 |
Family
ID=16774322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221926A Pending JPH0269969A (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
-
1988
- 1988-09-05 JP JP63221926A patent/JPH0269969A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
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