JPS58114526A - 容量分圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はＭＯＳキャパシタを用いたアナログ分圧回路に
係り、例えば高精度のアナログ−ディジタル変換器やデ
ィジタル−アナログ変換器等に用いられる容量分圧回路
に関する。

（２）技術の背景 近年、集積回路の集積度が向上するにつれ、各種機能を
１チツプに搭載テる方向に技術が進んでいる。特にロジ
ックの分野では、今まで数ｌＯチップによって構成され
ていたシステムが１チツプに収納される様になって、費
用と効果との関係が著しく改善されている。その中でも
汎用のマイクロプロセッサの出現は、任意のロジックを
作りだせる点でランダムロジックの中心的存在となって
いる。

一方、計算機周辺の各種測定器、すなわち人間と機械と
の対話を司る分野では、計算機側がディジタル（離散量
）的であるのに対し、人間側の知覚機能があくまでアナ
ログ（連続量）的であるため、その間のインクフェイス
が必要とされる。すなわちディジタル９（２逆打号）と
アナログ量（連続量）との信号変換が必要である。この
点を考慮した集積回路は、集積度を向上させて各種機能
を１チツプに搭載する他、さらにアナログ回路なも機能
の一つとして含む傾向にある。

大規模な集積回路は、バイポーラよりも消費電力の少な
いＭＯＳＦＥＴ　を個別（単位）デバイスとして用いた
方が集積度を上げる点で有利である。

ＭＯＳＦＥＴ　を用いたアナログ回路は、バイポーラト
ランジスタを用いたそれと対比すると、’ｊＦＬ圧消費
の少ないゲート酸化膜を絶縁膜とした容量が容易に構成
出来るので、使用可能累子数を増し、且（３） つ低消費電力ｆヒをはかることが出来る。本発明はこの
ようなＭＯＳキャパシタを単位容量として用いた容量分
圧回路に関するものである。この容量分圧回路はディジ
タル−アナログ変換器やアナログ−ディジタル変換器等
に用いられるものであり、極めて高い精度が要求される
。

しかしながら、ＭＯＳキャパシタの容量値は、！極の形
成時に電極の大きさが異なったり、絶縁膜厚が異なるこ
とによりばらつきを持つ。より詳シくは、ＭＯＳキャパ
シタの製造工程は、Ｘ線または電子ビーム露光およびエ
ツチング等を含むが、露光時の露光面積のばらつき、エ
ツチング時のエツチング液のまわり込みによるパターン
周辺部の容量減、ドライエツチング時のガスのまわり込
みによるパターン周辺部の容量減等の影響を受けてしま
うので、前述の高精度の要求を満た丁ことが出来ない。

（３）従来技術と問題点 従来の容量分圧回路においては、半導体チップ上に格子
状に配列された１６個以上の単位容量を（４） 選択接続して所望の分圧比を得ようとしていたが、単位
容量間の配線の最適ｆヒを行なっていなかったので、単
位容量間のばらつきに起因する誤差が大きくなり、高精
度が要求されるアナログ−ディジタル変換器やディジタ
ル−アナログ変換器等のアナログ回路への使用に耐える
ものではなかリタ。

例えば１０ビツトの分解能で１０ビツトの精度を要求さ
れるディジタル−アナログ変換器では、０．１チの精度
が必要であるが、単位容量を５０μｍＸ５０μｍの電極
をもつＭＯＳキャパシタで構成する場合、許容寸法誤差
が±０．０５μｍとなる。

このような小さい誤差の範囲内で電極を形成することは
現在の技術を゛もってしては不可能である。したがって
、従来の容量分圧器は高精度のアナログ回路への使用に
耐えるものではなかった。

（４）発明の目的 本発明の目的は、前述の従来技術における問題に鑑み、
容量分圧回路においてチップ中央部の単位容量がチップ
周辺部の単位容量より大であることに着目し、容量のパ
ターン配置による誤差を最小にする配線を施こすことに
より、０１チ程度の高精度が要求されるアナログ回路に
使用可訃な容量分圧器を提供することにある。

（５）　　発明の構成 上記目的を達成するために、本発明によって、同心閉曲
線ｆ二沿って内側から順（二１Ｊ１１〜（ただし、Ｌ＝
８Ｐ＋４．Ｐ＝０．１，２．・・・・・暑の容量を備え
、格子状に配列された総数Ｍ個（Ｍは１６以上の整数）
の容ｉを選択接続して所望の分圧比を得る容量分圧回路
において、容量のすべては、２ｎ（ただし、ｎ＝０．１
，２．−・−−−−＋　］’ＬΣ　２ｎ＝：ｎ＝０ ＭまたはΣ　２ｎ＋ｌ＝Ｍ）に重み付けされたＮ＋ｎ二
カ １個の容量群に分割されており、同心閉曲線の６各に沿
って配列されたＬ個の容量のなかで、該２ｎに重み付け
された容量群は、Ｌ／　２（Ｎ−ｎ＋　′’１個に最も
近い数の容量を備えており、それ（二より容量値のパタ
ーン配置による誤差を減少せしめたことを特徴とする容
量分圧回路が提供される。

（６）発明の実施例 以下、本発明の実施例を図面に基づいて説明する。

第１図（ａ）はＭＯＳキャパシタを用いた容量分圧回路
の原理を説明するための等価回路図である。

第１図においては６４個の単位容量Ｃ８を用いて、ディ
ジタル入力６ビツトに対応して単位容量Ｃ８を２の１乗
（ただしｎ＝０．１，２．・・・・・・、５）の重み付
けをされた６個の容量群２°ｃｏ、２１Ｃｏ、２２Ｃｏ
。

２３Ｃ０，２’ＣＱ、および２５Ｃｏに分割されている
。各容量群の一端は出力端ＯＵＴに共通接続されており
、他端はスイッチＳＷ１ないしＳＷ６　の共通接点にそ
れぞれ接続されている。スイッチＳＷ１ないしＳＷ６は
それぞれ２つの切替接点を持っており、切替接点の一方
（二は電圧ｖ１が、他方には電圧ｖ２が印加されている
。スイッチＳＷ１ないしＳＷ６は６ビソトの入力データ
に応じて駆動される。単位容量Ｃ。

はＭＯＳキャパシタで構成されており、スイッチＳＷ１
ないし８％はＭＯＳ）ランジスタで構成されている。

第１図ｆｂｌは第１図（ａ）を更に簡略化した等価回路
図である。第１図（ｂｌにおいて、電圧■と■の間に（
７） 直列接続された容量Ｃ１およびｑによって、出力端ＯＵ
Ｔには電荷再分右側により の電圧が得られる。第１図（Ｃ３に示したスイッチの状
態では、容量Ｃ１およびＣ２はそれぞれ次の通りである
。

Ｃ３＝２°ｃｏ＋２４０ｏ−１７ｃ。

Ｃ２＝ｃｏ＋２１ｃｏ＋２２ｃｏ＋２３ｃｏ＋２５Ｑｌ
＝４７Ｑ７ よって、ＶＯＵＴ＝　、　７（Ｖｌ　−Ｖ、）Ｖ２とな
る。一般に、第１図（ａｌの出力端Ｖ。ＵＴには、スイ
ッチの状態に応じて、下式で表わされる６４通りの電圧
が得られる。

ただし、ｎ−０，■、２．・・・・・・、６３である。

こうして、単位容量Ｃ８が誤差を含まない限り、出力端
ＯＵＴには６ビツトの入力データに応じた所望の電圧が
得られる筈である。

上記の重み付けられた容量群は、半導体チップ上に格子
状に同一面積のＭＯＳキャパシタを形成し、これを適尚
に接続することによって得られる。

（８） しかし、前述したように、ＭＯＩ−セパシタの加工面積
はチップの中央部と周辺部で異なるため容量群は精度の
高いものが得られなかった。このため、従来は単位容量
Ｃ８をチップ上に必要以上に作り、重み付けに必要な数
だけ相互に配線して所望の重み付けがされた容量群を得
ていた。

第２図はチップ上（−格子状またはマトリックス状に配
列された６４個の単位容量Ｃ０とそのマトリックスの外
側に各辺毎に１列の余分な容量を設けた様子を示す半導
体チップの模式的平面図である。

第２図に示されるように、重み付けには関係しない容量
を使用容量のマトリックスの外側に設けたことにより、
マトリックス様に配列された容量ｃｏは周辺パターンか
らの影響を避けることが出来るので、各単位容量のばら
つきは少なくなる。

しかしながら、単位容量への大きさは、チップ中央部と
チップ周辺部とで異なるため、依然として容量群の精度
は充分高いものが得られなかった。

第３図はチップ上の位置Ｘに関する単位容量Ｑの変化を
示すグラフである。第３図に示されるように、Ｘ＝Ｏの
チップ中央部における単位容量Ｃ８の値はチップ周辺部
における単位容量Ｃ８の値より大きい。

本発明は、第３図に示されたチップ上の容置分布に着目
し、チップ上の単位容量の配線の最適化を図ることによ
り、重み付けられた容量群の精度を高めるものであり、
第４図についてその実施例を説明する。

第４図は本発明による容量分圧回路の一実施例を説明す
るための半導体チップの模式的平面図１である。第４図
において、第２図と同様にチップ上に格子状（二６４個
の単位容ｔｃ。が配置されており、その外側各辺に１列
の余分な容量が配置されている。６４個の単位容量は、
マトリックスの中心Ｏを中心とする同心閉曲線ａｌ　＊
　ａ２＋　Ｃ３，Ｃ４に沿って内側から順にそれぞれ４
個、１２個、２０個、および２８個の単位容量を備えた
輪に分割できる。

図Ｃ二おいて、Ｑ、Ｃ１，Ｃ２，Ｃ４，Ｃ８，Ｃ１６は
それぞれ、２°Ｃ０，２’Ｃｏ、　２２Ｃｏ、　２３Ｃ
ｏ、　２’Ｃｏの容量群を構成する要素となる単位容量
を示している。また、（１０） チップの最外周を除く空白の位置の単位容量は２　Ｓ　
ｃ、の容量群を構成する要素Ｃ３２を示している。

例えば２５Ｃｏの容量群は、同心閉曲線Ｃ４上の１４個
の空白のＣ３２と、同心閉曲線ａ３の１０個の空白のＣ
３２と、同心閉曲線ａ２の６個の空白のＣ１２と、同心
閉曲Ｓａ＋の２個の空白のＣ３□とを並列接続すること
により得られる。以下、２’Ｃ０，２３Ｃ０，２２Ｃ０
゜２’Ｃｏ、　２°ｃｏの各装量群を構成する要素の各
同心閉曲線上の個数も、第４図および下記の表かられか
る。

表 （１１） 一般に総数がＭ個（Ｍは１６以上の整数）の単位容量が
格子状にチップ上に配列されている場合、同心閉曲線ａ
１＋　ａ、、、　Ｃ３・・・・・・の内側から順にＬ個
（ただし、Ｌ＝８Ｐ＋４．Ｐ＝０．１．２．・旧・・）
の単位容量が存在している。すべての単位容量はまたは
Ｘ　　２ｎ＋　ｌ＝Ｍ）に重み付けされたＮ＋１個−０ の容量群に分割される。同心閉曲線の１つに沿って配列
されたＩＪＭｆの単位容量のなかで、２ｎ　に重み付け
された容量群は、Ｌ／２１　Ｎ　−ｍ＋　Ｉ　）個に最
も近い数の要素を含むよう（二配線されている。従って
、Ｌ／２　（Ｎ　−ｍ＋　ｌ　１　が端数となるときは
、小数点以下の切り土げ、切り下げを、２ｎ″１に重み
付けされた容量群の誤差がＯに近ずくように選択する。

また、チップ上の方向に依存する容普値の誤差を最小に
するためＣ二、各同心閉曲線上の１つの容量群の要素を
４辺に均等に配置するように、している。例えば、前述
の実施例で、同心閉曲線Ｃ４上の要素Ｃ３□（第４図で
は空白部）の数は１４個である。これを４で割って、３
．５に最も近い数の４（１２） 個を各辺に配置している。

（７）発明の効果 以上の説明から明らかなように、本発明により、チップ
中央部の単位容量がチップ周辺部の単位容量より大であ
ることに着目し、容量のパターン配置による誤差な最小
にする配線を施こしたので、０．１％程度の高精度が要
求されるアナログ回路に使用可能な容量分圧器が得られ
る。

【図面の簡単な説明】

第１図（ａｌはＭＯ８＃−ヤパシタを用いた容量分圧器
の原理を説明するための等価回路図、第１図ら）は第１
図（ａ）を更に簡略化した等価回路図、第２図は格子状
に配列された単位容量を有する半導体チップを示す模式
的平面図、第３図は半導体チップ上の位置に関する単位
容量の変化を示すグラフ、そして第４図は本発明による
容量分圧回路の一実施例を説明するための半導体チップ
の模式的平面図である。 図において、Ｃ６は単位容量、ＳＷｌ　ないしＳＷ６は
ＭＯＳトランジスタで構成されるスイッチ、Ｖ、、Ｖ、
は入力電圧、ＯＵ　Ｔは出力端、ａ、＋８２　、Ｃ３。 Ｃ４はそれぞれ同心閉曲線を示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　　朗 弁理士　西　舘　和　之 弁理士　内　１）幸・　男 弁理士　山　口　昭　之 の　　　　　　　　　　　　　　　　　　　　　　　　
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Claims (1)

1. 【特許請求の範囲】 １、同心閉曲線に沿って内側から順孟二り個（ただし、
   Ｌ＝８Ｐ＋４、Ｐ＝Ｏ，ｌ、２．・・・・・・）の容量
   を備え、格子状に配列された総数Ｍ個（Ｍは１６以上の
   整数）の容量を選択接続して所望の分圧比を得る容量分
   圧回路において、該容量のすべては、２ｎ（ただし、ｎ
   −０，ｌ、２．・・・・・・、Ｎ。 Σ　２ｎ＝ＭまたはΣ　２１１＋　１　＝Ｍ　）に重み
   付けさｎ−０１ＦＯ れたＮ＋１個の容量群に分割されており、該同心閉曲線
   の各々に沿って配列されたＬ個の容量のなかで、該２ｎ
   　に重み付けされた容量群は、Ｌ／２’″１＋＋１個に
   最も近い数の容量を備えており、それにより容量値のパ
   ターン配置による誤差を減少せしめたことを特徴とする
   容量分圧器。 ２、該同心閉曲線の各々に沿って配列されたＬ／２　（
   Ｎ−ｎ＋１）個に最も近い数の２ｎに重み付けされた容
   量群の要素数は、Ｌ／２”　ｎ＋＋）が多数点以下の端
   数を持つ場合、１つ内側の同心閉曲線に沿〜て配列する
   ２ｎ　に重み付けされた容量群の要素数を考慮に入れて
   該小数点以下の切り上げまたは切り下げを行うことによ
   り決定されており、且つ、該同心閉曲線の各辺に２ｎに
   重み付けられた容量群の要素を均等に配列したことを特
   徴とする特許請求の範囲第１項記載の容量分圧回路。