JPS58114526A - 容量分圧回路 - Google Patents
容量分圧回路Info
- Publication number
- JPS58114526A JPS58114526A JP20975681A JP20975681A JPS58114526A JP S58114526 A JPS58114526 A JP S58114526A JP 20975681 A JP20975681 A JP 20975681A JP 20975681 A JP20975681 A JP 20975681A JP S58114526 A JPS58114526 A JP S58114526A
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- JP
- Japan
- Prior art keywords
- capacitance
- unit
- chip
- capacitances
- voltage divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明はMOSキャパシタを用いたアナログ分圧回路に
係り、例えば高精度のアナログ−ディジタル変換器やデ
ィジタル−アナログ変換器等に用いられる容量分圧回路
に関する。
係り、例えば高精度のアナログ−ディジタル変換器やデ
ィジタル−アナログ変換器等に用いられる容量分圧回路
に関する。
(2)技術の背景
近年、集積回路の集積度が向上するにつれ、各種機能を
1チツプに搭載テる方向に技術が進んでいる。特にロジ
ックの分野では、今まで数lOチップによって構成され
ていたシステムが1チツプに収納される様になって、費
用と効果との関係が著しく改善されている。その中でも
汎用のマイクロプロセッサの出現は、任意のロジックを
作りだせる点でランダムロジックの中心的存在となって
いる。
1チツプに搭載テる方向に技術が進んでいる。特にロジ
ックの分野では、今まで数lOチップによって構成され
ていたシステムが1チツプに収納される様になって、費
用と効果との関係が著しく改善されている。その中でも
汎用のマイクロプロセッサの出現は、任意のロジックを
作りだせる点でランダムロジックの中心的存在となって
いる。
一方、計算機周辺の各種測定器、すなわち人間と機械と
の対話を司る分野では、計算機側がディジタル(離散量
)的であるのに対し、人間側の知覚機能があくまでアナ
ログ(連続量)的であるため、その間のインクフェイス
が必要とされる。すなわちディジタル9(2逆打号)と
アナログ量(連続量)との信号変換が必要である。この
点を考慮した集積回路は、集積度を向上させて各種機能
を1チツプに搭載する他、さらにアナログ回路なも機能
の一つとして含む傾向にある。
の対話を司る分野では、計算機側がディジタル(離散量
)的であるのに対し、人間側の知覚機能があくまでアナ
ログ(連続量)的であるため、その間のインクフェイス
が必要とされる。すなわちディジタル9(2逆打号)と
アナログ量(連続量)との信号変換が必要である。この
点を考慮した集積回路は、集積度を向上させて各種機能
を1チツプに搭載する他、さらにアナログ回路なも機能
の一つとして含む傾向にある。
大規模な集積回路は、バイポーラよりも消費電力の少な
いMOSFET を個別(単位)デバイスとして用いた
方が集積度を上げる点で有利である。
いMOSFET を個別(単位)デバイスとして用いた
方が集積度を上げる点で有利である。
MOSFET を用いたアナログ回路は、バイポーラト
ランジスタを用いたそれと対比すると、’jFL圧消費
の少ないゲート酸化膜を絶縁膜とした容量が容易に構成
出来るので、使用可能累子数を増し、且(3) つ低消費電力fヒをはかることが出来る。本発明はこの
ようなMOSキャパシタを単位容量として用いた容量分
圧回路に関するものである。この容量分圧回路はディジ
タル−アナログ変換器やアナログ−ディジタル変換器等
に用いられるものであり、極めて高い精度が要求される
。
ランジスタを用いたそれと対比すると、’jFL圧消費
の少ないゲート酸化膜を絶縁膜とした容量が容易に構成
出来るので、使用可能累子数を増し、且(3) つ低消費電力fヒをはかることが出来る。本発明はこの
ようなMOSキャパシタを単位容量として用いた容量分
圧回路に関するものである。この容量分圧回路はディジ
タル−アナログ変換器やアナログ−ディジタル変換器等
に用いられるものであり、極めて高い精度が要求される
。
しかしながら、MOSキャパシタの容量値は、!極の形
成時に電極の大きさが異なったり、絶縁膜厚が異なるこ
とによりばらつきを持つ。より詳シくは、MOSキャパ
シタの製造工程は、X線または電子ビーム露光およびエ
ツチング等を含むが、露光時の露光面積のばらつき、エ
ツチング時のエツチング液のまわり込みによるパターン
周辺部の容量減、ドライエツチング時のガスのまわり込
みによるパターン周辺部の容量減等の影響を受けてしま
うので、前述の高精度の要求を満た丁ことが出来ない。
成時に電極の大きさが異なったり、絶縁膜厚が異なるこ
とによりばらつきを持つ。より詳シくは、MOSキャパ
シタの製造工程は、X線または電子ビーム露光およびエ
ツチング等を含むが、露光時の露光面積のばらつき、エ
ツチング時のエツチング液のまわり込みによるパターン
周辺部の容量減、ドライエツチング時のガスのまわり込
みによるパターン周辺部の容量減等の影響を受けてしま
うので、前述の高精度の要求を満た丁ことが出来ない。
(3)従来技術と問題点
従来の容量分圧回路においては、半導体チップ上に格子
状に配列された16個以上の単位容量を(4) 選択接続して所望の分圧比を得ようとしていたが、単位
容量間の配線の最適fヒを行なっていなかったので、単
位容量間のばらつきに起因する誤差が大きくなり、高精
度が要求されるアナログ−ディジタル変換器やディジタ
ル−アナログ変換器等のアナログ回路への使用に耐える
ものではなかリタ。
状に配列された16個以上の単位容量を(4) 選択接続して所望の分圧比を得ようとしていたが、単位
容量間の配線の最適fヒを行なっていなかったので、単
位容量間のばらつきに起因する誤差が大きくなり、高精
度が要求されるアナログ−ディジタル変換器やディジタ
ル−アナログ変換器等のアナログ回路への使用に耐える
ものではなかリタ。
例えば10ビツトの分解能で10ビツトの精度を要求さ
れるディジタル−アナログ変換器では、0.1チの精度
が必要であるが、単位容量を50μmX50μmの電極
をもつMOSキャパシタで構成する場合、許容寸法誤差
が±0.05μmとなる。
れるディジタル−アナログ変換器では、0.1チの精度
が必要であるが、単位容量を50μmX50μmの電極
をもつMOSキャパシタで構成する場合、許容寸法誤差
が±0.05μmとなる。
このような小さい誤差の範囲内で電極を形成することは
現在の技術を゛もってしては不可能である。したがって
、従来の容量分圧器は高精度のアナログ回路への使用に
耐えるものではなかった。
現在の技術を゛もってしては不可能である。したがって
、従来の容量分圧器は高精度のアナログ回路への使用に
耐えるものではなかった。
(4)発明の目的
本発明の目的は、前述の従来技術における問題に鑑み、
容量分圧回路においてチップ中央部の単位容量がチップ
周辺部の単位容量より大であることに着目し、容量のパ
ターン配置による誤差を最小にする配線を施こすことに
より、01チ程度の高精度が要求されるアナログ回路に
使用可訃な容量分圧器を提供することにある。
容量分圧回路においてチップ中央部の単位容量がチップ
周辺部の単位容量より大であることに着目し、容量のパ
ターン配置による誤差を最小にする配線を施こすことに
より、01チ程度の高精度が要求されるアナログ回路に
使用可訃な容量分圧器を提供することにある。
(5) 発明の構成
上記目的を達成するために、本発明によって、同心閉曲
線f二沿って内側から順(二1J11〜(ただし、L=
8P+4.P=0.1,2.・・・・・暑の容量を備え
、格子状に配列された総数M個(Mは16以上の整数)
の容iを選択接続して所望の分圧比を得る容量分圧回路
において、容量のすべては、2n(ただし、n=0.1
,2.−・−−−−+ ]’LΣ 2n=:n=0 MまたはΣ 2n+l=M)に重み付けされたN+n二
カ 1個の容量群に分割されており、同心閉曲線の6各に沿
って配列されたL個の容量のなかで、該2nに重み付け
された容量群は、L/ 2(N−n+ ′’1個に最も
近い数の容量を備えており、それ(二より容量値のパタ
ーン配置による誤差を減少せしめたことを特徴とする容
量分圧回路が提供される。
線f二沿って内側から順(二1J11〜(ただし、L=
8P+4.P=0.1,2.・・・・・暑の容量を備え
、格子状に配列された総数M個(Mは16以上の整数)
の容iを選択接続して所望の分圧比を得る容量分圧回路
において、容量のすべては、2n(ただし、n=0.1
,2.−・−−−−+ ]’LΣ 2n=:n=0 MまたはΣ 2n+l=M)に重み付けされたN+n二
カ 1個の容量群に分割されており、同心閉曲線の6各に沿
って配列されたL個の容量のなかで、該2nに重み付け
された容量群は、L/ 2(N−n+ ′’1個に最も
近い数の容量を備えており、それ(二より容量値のパタ
ーン配置による誤差を減少せしめたことを特徴とする容
量分圧回路が提供される。
(6)発明の実施例
以下、本発明の実施例を図面に基づいて説明する。
第1図(a)はMOSキャパシタを用いた容量分圧回路
の原理を説明するための等価回路図である。
の原理を説明するための等価回路図である。
第1図においては64個の単位容量C8を用いて、ディ
ジタル入力6ビツトに対応して単位容量C8を2の1乗
(ただしn=0.1,2.・・・・・・、5)の重み付
けをされた6個の容量群2°co、21Co、22Co
。
ジタル入力6ビツトに対応して単位容量C8を2の1乗
(ただしn=0.1,2.・・・・・・、5)の重み付
けをされた6個の容量群2°co、21Co、22Co
。
23C0,2’CQ、および25Coに分割されている
。各容量群の一端は出力端OUTに共通接続されており
、他端はスイッチSW1ないしSW6 の共通接点にそ
れぞれ接続されている。スイッチSW1ないしSW6は
それぞれ2つの切替接点を持っており、切替接点の一方
(二は電圧v1が、他方には電圧v2が印加されている
。スイッチSW1ないしSW6は6ビソトの入力データ
に応じて駆動される。単位容量C。
。各容量群の一端は出力端OUTに共通接続されており
、他端はスイッチSW1ないしSW6 の共通接点にそ
れぞれ接続されている。スイッチSW1ないしSW6は
それぞれ2つの切替接点を持っており、切替接点の一方
(二は電圧v1が、他方には電圧v2が印加されている
。スイッチSW1ないしSW6は6ビソトの入力データ
に応じて駆動される。単位容量C。
はMOSキャパシタで構成されており、スイッチSW1
ないし8%はMOS)ランジスタで構成されている。
ないし8%はMOS)ランジスタで構成されている。
第1図fblは第1図(a)を更に簡略化した等価回路
図である。第1図(blにおいて、電圧■と■の間に(
7) 直列接続された容量C1およびqによって、出力端OU
Tには電荷再分右側により の電圧が得られる。第1図(C3に示したスイッチの状
態では、容量C1およびC2はそれぞれ次の通りである
。
図である。第1図(blにおいて、電圧■と■の間に(
7) 直列接続された容量C1およびqによって、出力端OU
Tには電荷再分右側により の電圧が得られる。第1図(C3に示したスイッチの状
態では、容量C1およびC2はそれぞれ次の通りである
。
C3=2°co+240o−17c。
C2=co+21co+22co+23co+25Ql
=47Q7 よって、VOUT= 、 7(Vl −V、)V2とな
る。一般に、第1図(alの出力端V。UTには、スイ
ッチの状態に応じて、下式で表わされる64通りの電圧
が得られる。
=47Q7 よって、VOUT= 、 7(Vl −V、)V2とな
る。一般に、第1図(alの出力端V。UTには、スイ
ッチの状態に応じて、下式で表わされる64通りの電圧
が得られる。
ただし、n−0,■、2.・・・・・・、63である。
こうして、単位容量C8が誤差を含まない限り、出力端
OUTには6ビツトの入力データに応じた所望の電圧が
得られる筈である。
OUTには6ビツトの入力データに応じた所望の電圧が
得られる筈である。
上記の重み付けられた容量群は、半導体チップ上に格子
状に同一面積のMOSキャパシタを形成し、これを適尚
に接続することによって得られる。
状に同一面積のMOSキャパシタを形成し、これを適尚
に接続することによって得られる。
(8)
しかし、前述したように、MOI−セパシタの加工面積
はチップの中央部と周辺部で異なるため容量群は精度の
高いものが得られなかった。このため、従来は単位容量
C8をチップ上に必要以上に作り、重み付けに必要な数
だけ相互に配線して所望の重み付けがされた容量群を得
ていた。
はチップの中央部と周辺部で異なるため容量群は精度の
高いものが得られなかった。このため、従来は単位容量
C8をチップ上に必要以上に作り、重み付けに必要な数
だけ相互に配線して所望の重み付けがされた容量群を得
ていた。
第2図はチップ上(−格子状またはマトリックス状に配
列された64個の単位容量C0とそのマトリックスの外
側に各辺毎に1列の余分な容量を設けた様子を示す半導
体チップの模式的平面図である。
列された64個の単位容量C0とそのマトリックスの外
側に各辺毎に1列の余分な容量を設けた様子を示す半導
体チップの模式的平面図である。
第2図に示されるように、重み付けには関係しない容量
を使用容量のマトリックスの外側に設けたことにより、
マトリックス様に配列された容量coは周辺パターンか
らの影響を避けることが出来るので、各単位容量のばら
つきは少なくなる。
を使用容量のマトリックスの外側に設けたことにより、
マトリックス様に配列された容量coは周辺パターンか
らの影響を避けることが出来るので、各単位容量のばら
つきは少なくなる。
しかしながら、単位容量への大きさは、チップ中央部と
チップ周辺部とで異なるため、依然として容量群の精度
は充分高いものが得られなかった。
チップ周辺部とで異なるため、依然として容量群の精度
は充分高いものが得られなかった。
第3図はチップ上の位置Xに関する単位容量Qの変化を
示すグラフである。第3図に示されるように、X=Oの
チップ中央部における単位容量C8の値はチップ周辺部
における単位容量C8の値より大きい。
示すグラフである。第3図に示されるように、X=Oの
チップ中央部における単位容量C8の値はチップ周辺部
における単位容量C8の値より大きい。
本発明は、第3図に示されたチップ上の容置分布に着目
し、チップ上の単位容量の配線の最適化を図ることによ
り、重み付けられた容量群の精度を高めるものであり、
第4図についてその実施例を説明する。
し、チップ上の単位容量の配線の最適化を図ることによ
り、重み付けられた容量群の精度を高めるものであり、
第4図についてその実施例を説明する。
第4図は本発明による容量分圧回路の一実施例を説明す
るための半導体チップの模式的平面図1である。第4図
において、第2図と同様にチップ上に格子状(二64個
の単位容tc。が配置されており、その外側各辺に1列
の余分な容量が配置されている。64個の単位容量は、
マトリックスの中心Oを中心とする同心閉曲線al *
a2+ C3,C4に沿って内側から順にそれぞれ4
個、12個、20個、および28個の単位容量を備えた
輪に分割できる。
るための半導体チップの模式的平面図1である。第4図
において、第2図と同様にチップ上に格子状(二64個
の単位容tc。が配置されており、その外側各辺に1列
の余分な容量が配置されている。64個の単位容量は、
マトリックスの中心Oを中心とする同心閉曲線al *
a2+ C3,C4に沿って内側から順にそれぞれ4
個、12個、20個、および28個の単位容量を備えた
輪に分割できる。
図C二おいて、Q、C1,C2,C4,C8,C16は
それぞれ、2°C0,2’Co、 22Co、 23C
o、 2’Coの容量群を構成する要素となる単位容量
を示している。また、(10) チップの最外周を除く空白の位置の単位容量は2 S
c、の容量群を構成する要素C32を示している。
それぞれ、2°C0,2’Co、 22Co、 23C
o、 2’Coの容量群を構成する要素となる単位容量
を示している。また、(10) チップの最外周を除く空白の位置の単位容量は2 S
c、の容量群を構成する要素C32を示している。
例えば25Coの容量群は、同心閉曲線C4上の14個
の空白のC32と、同心閉曲線a3の10個の空白のC
32と、同心閉曲線a2の6個の空白のC12と、同心
閉曲Sa+の2個の空白のC3□とを並列接続すること
により得られる。以下、2’C0,23C0,22C0
゜2’Co、 2°coの各装量群を構成する要素の各
同心閉曲線上の個数も、第4図および下記の表かられか
る。
の空白のC32と、同心閉曲線a3の10個の空白のC
32と、同心閉曲線a2の6個の空白のC12と、同心
閉曲Sa+の2個の空白のC3□とを並列接続すること
により得られる。以下、2’C0,23C0,22C0
゜2’Co、 2°coの各装量群を構成する要素の各
同心閉曲線上の個数も、第4図および下記の表かられか
る。
表
(11)
一般に総数がM個(Mは16以上の整数)の単位容量が
格子状にチップ上に配列されている場合、同心閉曲線a
1+ a、、、 C3・・・・・・の内側から順にL個
(ただし、L=8P+4.P=0.1.2.・旧・・)
の単位容量が存在している。すべての単位容量はまたは
X 2n+ l=M)に重み付けされたN+1個−0 の容量群に分割される。同心閉曲線の1つに沿って配列
されたIJMfの単位容量のなかで、2n に重み付け
された容量群は、L/21 N −m+ I )個に最
も近い数の要素を含むよう(二配線されている。従って
、L/2 (N −m+ l 1 が端数となるときは
、小数点以下の切り土げ、切り下げを、2n″1に重み
付けされた容量群の誤差がOに近ずくように選択する。
格子状にチップ上に配列されている場合、同心閉曲線a
1+ a、、、 C3・・・・・・の内側から順にL個
(ただし、L=8P+4.P=0.1.2.・旧・・)
の単位容量が存在している。すべての単位容量はまたは
X 2n+ l=M)に重み付けされたN+1個−0 の容量群に分割される。同心閉曲線の1つに沿って配列
されたIJMfの単位容量のなかで、2n に重み付け
された容量群は、L/21 N −m+ I )個に最
も近い数の要素を含むよう(二配線されている。従って
、L/2 (N −m+ l 1 が端数となるときは
、小数点以下の切り土げ、切り下げを、2n″1に重み
付けされた容量群の誤差がOに近ずくように選択する。
また、チップ上の方向に依存する容普値の誤差を最小に
するためC二、各同心閉曲線上の1つの容量群の要素を
4辺に均等に配置するように、している。例えば、前述
の実施例で、同心閉曲線C4上の要素C3□(第4図で
は空白部)の数は14個である。これを4で割って、3
.5に最も近い数の4(12) 個を各辺に配置している。
するためC二、各同心閉曲線上の1つの容量群の要素を
4辺に均等に配置するように、している。例えば、前述
の実施例で、同心閉曲線C4上の要素C3□(第4図で
は空白部)の数は14個である。これを4で割って、3
.5に最も近い数の4(12) 個を各辺に配置している。
(7)発明の効果
以上の説明から明らかなように、本発明により、チップ
中央部の単位容量がチップ周辺部の単位容量より大であ
ることに着目し、容量のパターン配置による誤差な最小
にする配線を施こしたので、0.1%程度の高精度が要
求されるアナログ回路に使用可能な容量分圧器が得られ
る。
中央部の単位容量がチップ周辺部の単位容量より大であ
ることに着目し、容量のパターン配置による誤差な最小
にする配線を施こしたので、0.1%程度の高精度が要
求されるアナログ回路に使用可能な容量分圧器が得られ
る。
第1図(alはMO8#−ヤパシタを用いた容量分圧器
の原理を説明するための等価回路図、第1図ら)は第1
図(a)を更に簡略化した等価回路図、第2図は格子状
に配列された単位容量を有する半導体チップを示す模式
的平面図、第3図は半導体チップ上の位置に関する単位
容量の変化を示すグラフ、そして第4図は本発明による
容量分圧回路の一実施例を説明するための半導体チップ
の模式的平面図である。 図において、C6は単位容量、SWl ないしSW6は
MOSトランジスタで構成されるスイッチ、V、、V、
は入力電圧、OU Tは出力端、a、+82 、C3。 C4はそれぞれ同心閉曲線を示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸・ 男 弁理士 山 口 昭 之 の
く鰺 給 粉 〉 〉 区 へ 誓
の原理を説明するための等価回路図、第1図ら)は第1
図(a)を更に簡略化した等価回路図、第2図は格子状
に配列された単位容量を有する半導体チップを示す模式
的平面図、第3図は半導体チップ上の位置に関する単位
容量の変化を示すグラフ、そして第4図は本発明による
容量分圧回路の一実施例を説明するための半導体チップ
の模式的平面図である。 図において、C6は単位容量、SWl ないしSW6は
MOSトランジスタで構成されるスイッチ、V、、V、
は入力電圧、OU Tは出力端、a、+82 、C3。 C4はそれぞれ同心閉曲線を示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸・ 男 弁理士 山 口 昭 之 の
く鰺 給 粉 〉 〉 区 へ 誓
Claims (1)
- 【特許請求の範囲】 1、同心閉曲線に沿って内側から順孟二り個(ただし、
L=8P+4、P=O,l、2.・・・・・・)の容量
を備え、格子状に配列された総数M個(Mは16以上の
整数)の容量を選択接続して所望の分圧比を得る容量分
圧回路において、該容量のすべては、2n(ただし、n
−0,l、2.・・・・・・、N。 Σ 2n=MまたはΣ 211+ 1 =M )に重み
付けさn−01FO れたN+1個の容量群に分割されており、該同心閉曲線
の各々に沿って配列されたL個の容量のなかで、該2n
に重み付けされた容量群は、L/2’″1++1個に
最も近い数の容量を備えており、それにより容量値のパ
ターン配置による誤差を減少せしめたことを特徴とする
容量分圧器。 2、該同心閉曲線の各々に沿って配列されたL/2 (
N−n+1)個に最も近い数の2nに重み付けされた容
量群の要素数は、L/2” n++)が多数点以下の端
数を持つ場合、1つ内側の同心閉曲線に沿〜て配列する
2n に重み付けされた容量群の要素数を考慮に入れて
該小数点以下の切り上げまたは切り下げを行うことによ
り決定されており、且つ、該同心閉曲線の各辺に2nに
重み付けられた容量群の要素を均等に配列したことを特
徴とする特許請求の範囲第1項記載の容量分圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20975681A JPS58114526A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20975681A JPS58114526A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58114526A true JPS58114526A (ja) | 1983-07-07 |
Family
ID=16578107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20975681A Pending JPS58114526A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58114526A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS609514A (ja) * | 1983-06-27 | 1985-01-18 | Chugai Ro Kogyo Kaisha Ltd | 熱鋼片端部加熱装置 |
JPS61288521A (ja) * | 1985-06-14 | 1986-12-18 | Hitachi Micro Comput Eng Ltd | 電子装置 |
JPH03120736A (ja) * | 1989-10-03 | 1991-05-22 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1981
- 1981-12-28 JP JP20975681A patent/JPS58114526A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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