JPS6241423B2 - - Google Patents
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- JPS6241423B2 JPS6241423B2 JP55082632A JP8263280A JPS6241423B2 JP S6241423 B2 JPS6241423 B2 JP S6241423B2 JP 55082632 A JP55082632 A JP 55082632A JP 8263280 A JP8263280 A JP 8263280A JP S6241423 B2 JPS6241423 B2 JP S6241423B2
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- integrated circuit
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000005452 bending Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
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- 238000000059 patterning Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Non-Adjustable Resistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、高精度で、大
面積を有する集積回路における高精度の基準抵抗
を提供することを目的とするものである。
面積を有する集積回路における高精度の基準抵抗
を提供することを目的とするものである。
最近の集積回路においては、高速、高精度化に
伴ない集積度が増大するとともに、チツプサイズ
も大きくなつてきている。たとえばビデオ用AD
変換器においてはビデオ帯域での動作を可能にす
るため、入力信号と各量子レベルを同時に処理す
る並列比較方式を採用している。8bit AD変換器
の場合には並列配置した比較器を28＝256コ配列
して信号処理を行なうのである。この256個の比
較器の基準電圧は抵抗体を用いて構成されるが、
比較器の数が多くなると半導体集積回路に抵抗体
を高精度に構成することが困難となる。これを第
１図を用いて説明する。
伴ない集積度が増大するとともに、チツプサイズ
も大きくなつてきている。たとえばビデオ用AD
変換器においてはビデオ帯域での動作を可能にす
るため、入力信号と各量子レベルを同時に処理す
る並列比較方式を採用している。8bit AD変換器
の場合には並列配置した比較器を28＝256コ配列
して信号処理を行なうのである。この256個の比
較器の基準電圧は抵抗体を用いて構成されるが、
比較器の数が多くなると半導体集積回路に抵抗体
を高精度に構成することが困難となる。これを第
１図を用いて説明する。
第１図ａは並列比較方式の8bit AD変換器の構
成図を示しており、各比較器（COMP1〜
COMP256）への基準電位は抵抗体の両端ＶRT
〜ＶRBに所定電圧（この場合2V）を印加し、抵
抗体を基準抵抗単位R1〜R256に分割することに
より各抵抗単位から各比較器への基準電位を印加
している。そしてこれらの各比較器の出力をエン
コーダすることにより、各ビツトの出力D1〜D8
を得ている。
成図を示しており、各比較器（COMP1〜
COMP256）への基準電位は抵抗体の両端ＶRT
〜ＶRBに所定電圧（この場合2V）を印加し、抵
抗体を基準抵抗単位R1〜R256に分割することに
より各抵抗単位から各比較器への基準電位を印加
している。そしてこれらの各比較器の出力をエン
コーダすることにより、各ビツトの出力D1〜D8
を得ている。
この抵抗体の構成図を実際の半導体集積回路上
に表わしたのが第１図ｂである。第１図ｂにおい
ては256ケの比較器は８列に配置され、抵抗単位
R1〜R256はの一部よりなり抵抗体は全体とし
て蛇行した形となつており、抵抗体Ｒはたとえば
モリブデン時のパターンからなるもので、比較器
は８ケ所より入力している。第１図ｂの例におい
てＶRT＝ＯV，ＶRB＝−2Vの電圧を印加すると、
COMP1の基準電位としてはR1にて−2V÷256＝
−7.8mVなる電圧が加えられ、COMP2へはR1，
R2にて−15.6mVなる基準電位が加えられ、以下
同様にCOMPnへは−２／２５６ｎ Voltなる基準電位が 加えられる。
に表わしたのが第１図ｂである。第１図ｂにおい
ては256ケの比較器は８列に配置され、抵抗単位
R1〜R256はの一部よりなり抵抗体は全体とし
て蛇行した形となつており、抵抗体Ｒはたとえば
モリブデン時のパターンからなるもので、比較器
は８ケ所より入力している。第１図ｂの例におい
てＶRT＝ＯV，ＶRB＝−2Vの電圧を印加すると、
COMP1の基準電位としてはR1にて−2V÷256＝
−7.8mVなる電圧が加えられ、COMP2へはR1，
R2にて−15.6mVなる基準電位が加えられ、以下
同様にCOMPnへは−２／２５６ｎ Voltなる基準電位が 加えられる。
ところがAD変換器の変換精度を向上させるた
めには、よりビツト数が増大するとともにチツプ
面積も増大する。すなわち、比較器のセルの大き
さが同じであれば、ｎビツト増加すると抵抗体の
面積n2の大きさになる。したがつて、抵抗の製造
には１／n2の精度が必要となつてくる。従つてビ
ツトが増大すると、抵抗そのものを極めて高精度
に製造する必要があり、基準電位を得ることが非
常に困難になる。
めには、よりビツト数が増大するとともにチツプ
面積も増大する。すなわち、比較器のセルの大き
さが同じであれば、ｎビツト増加すると抵抗体の
面積n2の大きさになる。したがつて、抵抗の製造
には１／n2の精度が必要となつてくる。従つてビ
ツトが増大すると、抵抗そのものを極めて高精度
に製造する必要があり、基準電位を得ることが非
常に困難になる。
第１図ｃのイに第１図ａにおける各比較器に印
加される基準電位を示している。すなわち、AD
変換器においてはイのごとく比較器番号と各比較
器に印加される基準電位は直線的な関係で変化し
ていることが理想的である。各基準抵抗単位が理
想的に形成されていればすべての基準抵抗単位の
抵抗値は同じである。ところが実際には基準抵抗
の製造中におこるバラツキにより場所的に基準抵
抗単位の抵抗値が異なる時には直線イからずれて
くる。
加される基準電位を示している。すなわち、AD
変換器においてはイのごとく比較器番号と各比較
器に印加される基準電位は直線的な関係で変化し
ていることが理想的である。各基準抵抗単位が理
想的に形成されていればすべての基準抵抗単位の
抵抗値は同じである。ところが実際には基準抵抗
の製造中におこるバラツキにより場所的に基準抵
抗単位の抵抗値が異なる時には直線イからずれて
くる。
半導体集積回路上に抵抗体を、たとえばモリ
ブデン膜を選択エツチングしこの膜のパターンに
て形成するに際し、たとえばスパツタ法によるエ
ツチングにおいて場所的にエツチング速度の違い
から方向性をもつてパターン巾がバラツキ、基準
抵抗単位の抵抗値が異なることがある。
ブデン膜を選択エツチングしこの膜のパターンに
て形成するに際し、たとえばスパツタ法によるエ
ツチングにおいて場所的にエツチング速度の違い
から方向性をもつてパターン巾がバラツキ、基準
抵抗単位の抵抗値が異なることがある。
通常、半導体基板上に第１図ｂのごとく抵抗体
を形成すると、プロセス上の性質により基板の一
方の端部から他方の端部に向かうにしたがつて順
次抵抗体の寸法が変化するずれを生じる。したが
つて、通常半導体基板上に広く分布形成された抵
抗体においては、たとえば基準抵抗単位の抵抗
が端子ＶRTからＶRBにかけて順次減少する変化を
生じる。すなわち、基準抵抗単位の抵抗値はたと
えばR1が最も大きく順次小さくなり、各比較器
に印加される基準電位は理想曲線イからずれてロ
のごとくなる。曲線イ，ロの傾きが抵抗値を示
す。つまり、端子ＶRT側においては基準抵抗単位
の抵抗が平均値よりも大きいとするとロのごとく
イよりも基準電位の関係を示す曲線の傾きは急に
なり、最中の126番目においては平均値になるた
め理想直線イと平行、ＶRB側においては平均値よ
りも基準抵抗単位の抵抗が平均値よりも小さく、
傾きはゆるやかになる。今たとえばＶRB，ＶRTの
両者間の基準抵抗単位の抵抗値が５％の差があつ
たとすると、最大のずれ（第１図ｃ）のΔＶnax
で示す）は14.7mVとなる。従つて今の場合の様
に５％のバラツキがあれば、8bit精度（前に示し
た様に8bit精度はずれの最大が7.8mVである）が
得られない。すなわち製造プロセスでのバラツキ
により充分な精度が得られない。
を形成すると、プロセス上の性質により基板の一
方の端部から他方の端部に向かうにしたがつて順
次抵抗体の寸法が変化するずれを生じる。したが
つて、通常半導体基板上に広く分布形成された抵
抗体においては、たとえば基準抵抗単位の抵抗
が端子ＶRTからＶRBにかけて順次減少する変化を
生じる。すなわち、基準抵抗単位の抵抗値はたと
えばR1が最も大きく順次小さくなり、各比較器
に印加される基準電位は理想曲線イからずれてロ
のごとくなる。曲線イ，ロの傾きが抵抗値を示
す。つまり、端子ＶRT側においては基準抵抗単位
の抵抗が平均値よりも大きいとするとロのごとく
イよりも基準電位の関係を示す曲線の傾きは急に
なり、最中の126番目においては平均値になるた
め理想直線イと平行、ＶRB側においては平均値よ
りも基準抵抗単位の抵抗が平均値よりも小さく、
傾きはゆるやかになる。今たとえばＶRB，ＶRTの
両者間の基準抵抗単位の抵抗値が５％の差があつ
たとすると、最大のずれ（第１図ｃ）のΔＶnax
で示す）は14.7mVとなる。従つて今の場合の様
に５％のバラツキがあれば、8bit精度（前に示し
た様に8bit精度はずれの最大が7.8mVである）が
得られない。すなわち製造プロセスでのバラツキ
により充分な精度が得られない。
本発明は上記欠点にかんがみてなされたもの
で、多くの基準抵抗よりなる抵抗体を所定部で折
り曲げ、この抵抗体の一方及び他方の基準電圧印
加端子を極めて近傍に設けることによりたとえば
各比較器への基準電位を理想的な電位に近づける
ことを可能とするものである。第２図は本発明の
一実施例を示すものである。
で、多くの基準抵抗よりなる抵抗体を所定部で折
り曲げ、この抵抗体の一方及び他方の基準電圧印
加端子を極めて近傍に設けることによりたとえば
各比較器への基準電位を理想的な電位に近づける
ことを可能とするものである。第２図は本発明の
一実施例を示すものである。
第２図ａは8bitAD変換器の集積回路上の構成
図を示す。比較器１〜128は番号のＶRT側より若
い方から１つおきに配置され、比較器129〜256は
抵抗体の折り曲げ点Ａより番号の若い方から１つ
おきに配置されるとともに比較器１〜128と逆の
方向に順番に並べられる。又基準抵抗体R1〜R256
はたとえば第１図と同様半導体基板上に絶縁膜を
介して形成されたM0パターン等よりなるもの
で、図に示す様に点Ａにおいて折り曲げ点Ａから
ＶRT及び折り曲げ点ＡからＶRBまでの抵抗体は近
接して平行になつている。さらに電圧端子ＶRT及
びＶRBも近傍にある。
図を示す。比較器１〜128は番号のＶRT側より若
い方から１つおきに配置され、比較器129〜256は
抵抗体の折り曲げ点Ａより番号の若い方から１つ
おきに配置されるとともに比較器１〜128と逆の
方向に順番に並べられる。又基準抵抗体R1〜R256
はたとえば第１図と同様半導体基板上に絶縁膜を
介して形成されたM0パターン等よりなるもの
で、図に示す様に点Ａにおいて折り曲げ点Ａから
ＶRT及び折り曲げ点ＡからＶRBまでの抵抗体は近
接して平行になつている。さらに電圧端子ＶRT及
びＶRBも近傍にある。
この実施例において前述の従来の例と同様のこ
とを考えてみる。すなわち基準抵抗単位の抵抗が
ＶRT（およびＶRB）からＡ点にかけて線形的に減
小し、両者（ＶRTとＡ点又はＶRBとＡ点）間で基
準抵抗単位の抵抗値に差があつたとすると第２図
ｂのごとく理想直線イからずれて曲線ハのように
なる。
とを考えてみる。すなわち基準抵抗単位の抵抗が
ＶRT（およびＶRB）からＡ点にかけて線形的に減
小し、両者（ＶRTとＡ点又はＶRBとＡ点）間で基
準抵抗単位の抵抗値に差があつたとすると第２図
ｂのごとく理想直線イからずれて曲線ハのように
なる。
この場合、ＶRTからＡ点までの抵抗とＶRBから
Ａ点までの抵抗はほぼ平行に近接して形成されて
おり、互いに近接した領域は同様の製造プロセス
の影響を受け、近接した抵抗単位は同一抵抗値と
なり、ＶRT〜Ａ点間とＶRB〜Ａ点間の抵抗値は等
しくなる。故にＡ点での電圧は、理想曲線イと一
致し、丁度−1Vとなる。そして、この場合、比
較器（COMP）番号64及び192では基準抵抗単位
の抵抗が丁度平均値となり理想直線と傾きが等し
くなる。又Ａ点近くでは基準抵抗単位の抵抗が平
均値より小さくなり傾きがゆるやかであり、一方
ＶRT（又はＶRB）側では基準抵抗単位の抵抗が平
均値より大きくなるため傾きが急になり、結局ハ
の如き曲線となる。又、ＶRB〜Ａ点及びＶRT〜Ａ
点は近傍にあるため、前述したように同じ抵抗値
であり、折れ曲り点Ａにおける電位はＶRT〜ＶRB
のちようど中点となる。
Ａ点までの抵抗はほぼ平行に近接して形成されて
おり、互いに近接した領域は同様の製造プロセス
の影響を受け、近接した抵抗単位は同一抵抗値と
なり、ＶRT〜Ａ点間とＶRB〜Ａ点間の抵抗値は等
しくなる。故にＡ点での電圧は、理想曲線イと一
致し、丁度−1Vとなる。そして、この場合、比
較器（COMP）番号64及び192では基準抵抗単位
の抵抗が丁度平均値となり理想直線と傾きが等し
くなる。又Ａ点近くでは基準抵抗単位の抵抗が平
均値より小さくなり傾きがゆるやかであり、一方
ＶRT（又はＶRB）側では基準抵抗単位の抵抗が平
均値より大きくなるため傾きが急になり、結局ハ
の如き曲線となる。又、ＶRB〜Ａ点及びＶRT〜Ａ
点は近傍にあるため、前述したように同じ抵抗値
であり、折れ曲り点Ａにおける電位はＶRT〜ＶRB
のちようど中点となる。
それで前述の従来の例と同じく、ＶRT（又はＶ
RBとＡ点の両者間で基準抵抗単位の抵抗値が５％
の差があつたとすると、理想直線イとの最大のず
れ（第２図ｂに示すΔＶnax）は7.4mVとなり、
8bit精度（7.8mV）を満足する。すなわち従来の
例の場合に比べ、精度を２倍にでき、精度のよい
ものが得られるという効果がある。
RBとＡ点の両者間で基準抵抗単位の抵抗値が５％
の差があつたとすると、理想直線イとの最大のず
れ（第２図ｂに示すΔＶnax）は7.4mVとなり、
8bit精度（7.8mV）を満足する。すなわち従来の
例の場合に比べ、精度を２倍にでき、精度のよい
ものが得られるという効果がある。
また逆に基準抵抗単位の抵抗がＶRT（又はＶR
Ｂ）からＡ点にかけて線形的に増加した場合にも
同様の効果が得られる。
Ｂ）からＡ点にかけて線形的に増加した場合にも
同様の効果が得られる。
すなわち本発明によれば、製造プロセス上で通
常生じるごとく順次基準抵抗単位の抵抗が半導体
基板上の位置において変化しても、精度よく基準
電位を加えられる抵抗体が簡単に出来る。
常生じるごとく順次基準抵抗単位の抵抗が半導体
基板上の位置において変化しても、精度よく基準
電位を加えられる抵抗体が簡単に出来る。
以上のように、本発明は抵抗体を折り曲げて電
圧印加の一方の端子および他方端子を近づけ、好
ましくは折り曲げ点から一方端子までの抵抗体と
折り曲げ点から他方端子までの抵抗体を平行にし
て近接させることにより、抵抗体から得られる基
準電圧の精度を上げるというすぐれた効果を得る
ことができ、今後ますます大面積化および高精度
化が要求されてくる半導体集積回路において大き
く寄与するものである。
圧印加の一方の端子および他方端子を近づけ、好
ましくは折り曲げ点から一方端子までの抵抗体と
折り曲げ点から他方端子までの抵抗体を平行にし
て近接させることにより、抵抗体から得られる基
準電圧の精度を上げるというすぐれた効果を得る
ことができ、今後ますます大面積化および高精度
化が要求されてくる半導体集積回路において大き
く寄与するものである。
第１図ａは並列比較方式の8bitAD変換器の概
略構成図、同ｂは同変換器を半導体集積回路とし
て形成した場合の概略配置図、同ｃは同ｂにおけ
る抵抗体による比較器と基準電位の関係図、第２
図ａは本発明の一実施例にかかるAD変換器を構
成した集積回路の概略図、同ｂは同ａにおける比
較器と基準電位の関係を示す図である。 ＶRT，ＶRB……電圧印加端子、Ａ……折り曲げ
点、……抵抗体、R1〜R256……基準抵抗単位。
略構成図、同ｂは同変換器を半導体集積回路とし
て形成した場合の概略配置図、同ｃは同ｂにおけ
る抵抗体による比較器と基準電位の関係図、第２
図ａは本発明の一実施例にかかるAD変換器を構
成した集積回路の概略図、同ｂは同ａにおける比
較器と基準電位の関係を示す図である。 ＶRT，ＶRB……電圧印加端子、Ａ……折り曲げ
点、……抵抗体、R1〜R256……基準抵抗単位。
Claims (1)
- 【特許請求の範囲】 １ 複数の基準抵抗単位より構成され、上記基準
抵抗単位が直列に接続された抵抗体を有し、上記
抵抗体を所定部で折り曲げ、上記抵抗体の一方の
印加電圧端子から折り曲げ点までの抵抗体と他方
の印加電圧端子から上記折り曲げ点までの抵抗体
が平行であり、かつ、これら両抵抗体が近傍に設
置されたことを特徴とする半導体集積回路。 ２ 抵抗体がAD変換器の基準電圧発生用抵抗で
あることを特徴とする特許請求の範囲第１項に記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263280A JPS577955A (en) | 1980-06-17 | 1980-06-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263280A JPS577955A (en) | 1980-06-17 | 1980-06-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577955A JPS577955A (en) | 1982-01-16 |
| JPS6241423B2 true JPS6241423B2 (ja) | 1987-09-02 |
Family
ID=13779808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263280A Granted JPS577955A (en) | 1980-06-17 | 1980-06-17 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS577955A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760823B2 (ja) * | 1986-06-06 | 1995-06-28 | 日本電気株式会社 | 半導体集積装置 |
| WO2020041550A1 (en) | 2018-08-23 | 2020-02-27 | Victaulic Company | Dry sprinkler assembly |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107881A (ja) * | 1974-01-29 | 1975-08-25 |
-
1980
- 1980-06-17 JP JP8263280A patent/JPS577955A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107881A (ja) * | 1974-01-29 | 1975-08-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS577955A (en) | 1982-01-16 |
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