JPS594153A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS594153A JPS594153A JP11458982A JP11458982A JPS594153A JP S594153 A JPS594153 A JP S594153A JP 11458982 A JP11458982 A JP 11458982A JP 11458982 A JP11458982 A JP 11458982A JP S594153 A JPS594153 A JP S594153A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- reference resistor
- resistance
- resistors
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 claims description 8
- 238000009434 installation Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高精度の基準抵抗を有する半導体装置の製造方
法に関するものである。
法に関するものである。
最近の集積回路においては高速、高精度、犬容２ベニ゛
量化に伴なり、集積度が増大するとともに、チップザイ
ズも大きくなってきている。たとえばビデオ用ＡＤ変換
器においては高速動作を可能にするだめ、入力信号と各
量子レベルを同時に処理する並列比較方式が広く採用さ
れている。並列比較方式の８ピツＩＡＤ変換器の場合に
Ｃ並列配置した比較器を２ −２５６個配列１７て信号
処理を行なうのである。この２６６個の比較器の基準電
圧は抵抗体を用いて構成されるが、比較器の数が多く々
ると抵抗体を高精度に構成することが困難となる０ １ず第１図に並列比較方式の８ピツ）ＡＤ変換器につい
て説明する。
ズも大きくなってきている。たとえばビデオ用ＡＤ変換
器においては高速動作を可能にするだめ、入力信号と各
量子レベルを同時に処理する並列比較方式が広く採用さ
れている。並列比較方式の８ピツＩＡＤ変換器の場合に
Ｃ並列配置した比較器を２ −２５６個配列１７て信号
処理を行なうのである。この２６６個の比較器の基準電
圧は抵抗体を用いて構成されるが、比較器の数が多く々
ると抵抗体を高精度に構成することが困難となる０ １ず第１図に並列比較方式の８ピツ）ＡＤ変換器につい
て説明する。
第１図（、）は並列比較方式のＢｂｉｔＡＤ変換器の構
成図を示しており、各比較器（ＣＯＭＰ１〜ＣＯＭＰ２
５６）への基準電位は抵抗体■の両端ｖＲＴ〜”ＲＢに
所定電圧（この場合２Ｖ）を印加し、抵抗体■を基準抵
抗単位Ｒ１〜Ｒ２５６に分割することにより各抵抗単位
から各比較器への基準電位を印加している。そしてこれ
らの各比較器の出力を３、、−５ エンコーダすることにより、各ビットの出力Ｄ１〜Ｄ８
を得ている。
成図を示しており、各比較器（ＣＯＭＰ１〜ＣＯＭＰ２
５６）への基準電位は抵抗体■の両端ｖＲＴ〜”ＲＢに
所定電圧（この場合２Ｖ）を印加し、抵抗体■を基準抵
抗単位Ｒ１〜Ｒ２５６に分割することにより各抵抗単位
から各比較器への基準電位を印加している。そしてこれ
らの各比較器の出力を３、、−５ エンコーダすることにより、各ビットの出力Ｄ１〜Ｄ８
を得ている。
この抵抗体の構成図を実際の半導体集積回路上に表わし
たのが第１図（ｂ）である。第１図（ｂ）においては２
５６ケの比較器は８列に配置され、抵抗単位Ｒっ〜Ｒ２
６６は■の一部よりなり抵抗体００８列の抵抗部Ｒａと
７ケ所の接続部からなり全体として蛇行した形となって
おり、抵抗体ＲはたとえＨフルミ（又はアルミシリコン
）のパターンからなるもので、比較器は８ケ所のＶｉｎ
より入力してイル。第１図（ｂ）＋７１）例において■
ＲＴ＝−ｏ■、■ＲＢ−−２Ｖの電圧を印加すると、Ｃ
ＯＭＰ １の基準電位としてはＲ１にて一２■÷２５６
＝−７，８ｍＶなる電圧が加えられ、ＣＯＭＰ２へはＲ
１，Ｒ２にて−１５，６ｍＶなる基準電位が加えられ、
以下同様にＣＯＭＰｎへは−−ｎ Ｖｏｌｔ々る基準電
位が加えられる。
たのが第１図（ｂ）である。第１図（ｂ）においては２
５６ケの比較器は８列に配置され、抵抗単位Ｒっ〜Ｒ２
６６は■の一部よりなり抵抗体００８列の抵抗部Ｒａと
７ケ所の接続部からなり全体として蛇行した形となって
おり、抵抗体ＲはたとえＨフルミ（又はアルミシリコン
）のパターンからなるもので、比較器は８ケ所のＶｉｎ
より入力してイル。第１図（ｂ）＋７１）例において■
ＲＴ＝−ｏ■、■ＲＢ−−２Ｖの電圧を印加すると、Ｃ
ＯＭＰ １の基準電位としてはＲ１にて一２■÷２５６
＝−７，８ｍＶなる電圧が加えられ、ＣＯＭＰ２へはＲ
１，Ｒ２にて−１５，６ｍＶなる基準電位が加えられ、
以下同様にＣＯＭＰｎへは−−ｎ Ｖｏｌｔ々る基準電
位が加えられる。
６６
ところがビット数が増大するとともにチップ面積も増大
する。すなわち、比較器セルの大きさが同じであれば、
ｎビット増加すると面積がｎ倍の大きさになる。これに
対し電圧精度は１／ｎの精度が必要と在ってくる。従っ
て、ビットが増大すると精度の点からも高精度の基準電
位を得ることが難しくなる。又、高精度を維持するため
にはある程度の電流を流さなければならないため、抵抗
体° 材料と１７てはアルミ又はアルミシリコンが良
く用いられている。
する。すなわち、比較器セルの大きさが同じであれば、
ｎビット増加すると面積がｎ倍の大きさになる。これに
対し電圧精度は１／ｎの精度が必要と在ってくる。従っ
て、ビットが増大すると精度の点からも高精度の基準電
位を得ることが難しくなる。又、高精度を維持するため
にはある程度の電流を流さなければならないため、抵抗
体° 材料と１７てはアルミ又はアルミシリコンが良
く用いられている。
この様にチップサイズが大きくなると、チップ内での抵
抗のバラツキが無視できなくなる。この抵抗のバラツギ
の原因となるものには １）抵抗率のバラツキ＋ｉｉ）パターン寸法バラツキ、
１ｉｉ）膜厚のバラツキがある。１）の抵抗率のバラツ
キについては多結晶シリコンを用いる場合にはキャリア
濃度のバラツキ等が重要になるが、アルミやアルミシリ
コンの場合には抵抗率のバラツキは小さい。従って、ア
ルミやシリコンの場合はｉｉ）、 １ｉｉ）がバラツキ
の原因となる。
抗のバラツキが無視できなくなる。この抵抗のバラツギ
の原因となるものには １）抵抗率のバラツキ＋ｉｉ）パターン寸法バラツキ、
１ｉｉ）膜厚のバラツキがある。１）の抵抗率のバラツ
キについては多結晶シリコンを用いる場合にはキャリア
濃度のバラツキ等が重要になるが、アルミやアルミシリ
コンの場合には抵抗率のバラツキは小さい。従って、ア
ルミやシリコンの場合はｉｉ）、 １ｉｉ）がバラツキ
の原因となる。
抵抗におよぼすパターン寸法及び膜厚の関係を示しだの
が第２図である。第２図はウェーハＷｆの端から端（１
〜１１の位置）までの領域におけ５ べ−１・ る抵抗体のバラツキについて測定したもので、ａは抵抗
相対値を示し、ｂは膜厚を抵抗値に変換したものを示す
。第２図より抵抗の大きさは膜厚に大きく依存している
ことがはっきりとわかる。
が第２図である。第２図はウェーハＷｆの端から端（１
〜１１の位置）までの領域におけ５ べ−１・ る抵抗体のバラツキについて測定したもので、ａは抵抗
相対値を示し、ｂは膜厚を抵抗値に変換したものを示す
。第２図より抵抗の大きさは膜厚に大きく依存している
ことがはっきりとわかる。
すなわち、ウェーハの１〜３又は９〜１１のチップ位置
においてはチップ内の抵抗値が大きくバラツクことか分
かる。
においてはチップ内の抵抗値が大きくバラツクことか分
かる。
第３図はチップ内の抵抗値のバラツキ分布を測定したも
のである。第３図はチップ位置“１０”内の抵抗値分布
を示したもので、横軸は比較器番号、縦軸は非線形誤差
を示し、比較器番号は第１図すに対応している。この様
に、抵抗値の相対値の変動が大きくなる部分（チップ位
置″１〜３″′。
のである。第３図はチップ位置“１０”内の抵抗値分布
を示したもので、横軸は比較器番号、縦軸は非線形誤差
を示し、比較器番号は第１図すに対応している。この様
に、抵抗値の相対値の変動が大きくなる部分（チップ位
置″１〜３″′。
“９〜１１”）のチップ内の抵抗は大きくパラツク為、
８ピツ）Ａ／Ｄ変換器 並列抵抗に要求される８ビット
精度（±７ 、８ ｍＶ ）を満足することが出来なか
った。
８ピツ）Ａ／Ｄ変換器 並列抵抗に要求される８ビット
精度（±７ 、８ ｍＶ ）を満足することが出来なか
った。
本発明は上記欠点にかんがみてなされたもので、ウェー
ハの抵抗相対値が大きいチップ位置においてもチップ内
の抵抗値のバラツキを少なくすると６ペ・−ミ゛ との出来る半導体装置の製造方法を提供することを目的
とする。す々わち、本発明はアルミ（又はアルミシリコ
ン）抵抗体の抵抗部の方向を所定方向に設置することに
より、非線形誤差を小さくするというものである。
ハの抵抗相対値が大きいチップ位置においてもチップ内
の抵抗値のバラツキを少なくすると６ペ・−ミ゛ との出来る半導体装置の製造方法を提供することを目的
とする。す々わち、本発明はアルミ（又はアルミシリコ
ン）抵抗体の抵抗部の方向を所定方向に設置することに
より、非線形誤差を小さくするというものである。
本発明は抵抗部Ｒａの長手方向と第２図に示すウェハＷ
ｆの矢印方向を一致させる。すなわち。
ｆの矢印方向を一致させる。すなわち。
基準抵抗Ｈの抵抗部Ｒａの方向をチップ番号１〜１１と
平行に設置している。又、この様に設置して基準抵抗を
形成した場合のチップ位置″１０”内の抵抗値分布を第
４図に示す。尚、従来と同様に５ｂｔｔのＡ／Ｄ変換器
用の基準抵抗Ｒを例に以下説明する。すなわち、比較器
番号１〜３２（又は３３〜６４．６５〜９６，９７〜１
２８，１２９〜１６０，１６１〜１９２ 、１９３〜２
２４゜２２６〜２５６）の基準抵抗は形成方向に対して
は膜厚バラツキがあり、比較器番号１．６４，６５゜１
２８．１２９，１９２，１９３，２５６の基準抵抗付近
ではウェーハの中心部に近くなり、抵抗値が小さい。逆
に比較器番号３２，３３，９６゜９７．１６０，１６１
．２２４，２２５の基環・抵抗付近ではウェーハの端に
近くなり、抵抗値が犬きくなる。このため、比１紋型番
け１〜６４にバイアスされる基準抵抗部について考えて
みる。捷す、比較器番号１〜１６においてに抵抗値が小
さく、ステップ電圧（所定の比較器と次の比較器の間の
基準電位差）が小さいため、この番号内において各ステ
ップにおける非線形誤差（ステップ電圧から理想電圧（
−７，８ｍＶ）を引いた値）が正となりこれが累積され
るだめ第４図に示す如く正の方向に加算される。次に、
比較器番号１７〜４８においては、逆に抵抗値が大きく
、各ステップにおける非線形誤差が負となるため、第４
図に示す如く負に加算される。さらに比較器番号４９〜
６４においては再び抵抗値が小さくなり、正に加算され
る。以下比較器番号６５以降においては比較器番号１〜
６４のくり返しとなるため、第４図に示す様に−」二下
にうねる特性が得られる。この場合の非線形誤差が約２
．５ｍＶ （−ＬＳＢ程度）であり８ビット精度を充分
に満足している。
平行に設置している。又、この様に設置して基準抵抗を
形成した場合のチップ位置″１０”内の抵抗値分布を第
４図に示す。尚、従来と同様に５ｂｔｔのＡ／Ｄ変換器
用の基準抵抗Ｒを例に以下説明する。すなわち、比較器
番号１〜３２（又は３３〜６４．６５〜９６，９７〜１
２８，１２９〜１６０，１６１〜１９２ 、１９３〜２
２４゜２２６〜２５６）の基準抵抗は形成方向に対して
は膜厚バラツキがあり、比較器番号１．６４，６５゜１
２８．１２９，１９２，１９３，２５６の基準抵抗付近
ではウェーハの中心部に近くなり、抵抗値が小さい。逆
に比較器番号３２，３３，９６゜９７．１６０，１６１
．２２４，２２５の基環・抵抗付近ではウェーハの端に
近くなり、抵抗値が犬きくなる。このため、比１紋型番
け１〜６４にバイアスされる基準抵抗部について考えて
みる。捷す、比較器番号１〜１６においてに抵抗値が小
さく、ステップ電圧（所定の比較器と次の比較器の間の
基準電位差）が小さいため、この番号内において各ステ
ップにおける非線形誤差（ステップ電圧から理想電圧（
−７，８ｍＶ）を引いた値）が正となりこれが累積され
るだめ第４図に示す如く正の方向に加算される。次に、
比較器番号１７〜４８においては、逆に抵抗値が大きく
、各ステップにおける非線形誤差が負となるため、第４
図に示す如く負に加算される。さらに比較器番号４９〜
６４においては再び抵抗値が小さくなり、正に加算され
る。以下比較器番号６５以降においては比較器番号１〜
６４のくり返しとなるため、第４図に示す様に−」二下
にうねる特性が得られる。この場合の非線形誤差が約２
．５ｍＶ （−ＬＳＢ程度）であり８ビット精度を充分
に満足している。
次に実際に第６図に示す方法で抵抗体を形成した場合を
、とえる１、第５図に示す回転方向にウェーハ設置台２
１を回１１リテさせながらターゲット２２（アルミ又は
アルミシリコン）からウェーハ２３上に抵抗体が１仕積
されていく。この場合の膜厚分布を第６図に示す。同図
ａは部分拡大図、同図すけ半径方向膜厚分布、同図Ｃは
回転方向膜厚分布を示す。同図から明らかな様に回転方
向に対しては均一な分布をしているのに対し半径方向に
おいてけウェー・・２３の中心で膜厚が厚く半径方向の
周辺部で膜厚が薄い。これはウェーハが回転方向に堆積
されながら移動しているためである。この様な場合、第
１図すに示す形成方向が半径方向に垂直に設置され、堆
積された場合にはウェーハ内で半径方向の周辺部すなわ
ち位置Ａ１および位置Ａ７近傍においては非線形誤差が
非常に大きくなり８ビット精度を満足しない。この場合
、抵抗体の精度だけの歩留りは７０〜８０係である。こ
れに対し、形成方向が半径方向に垂直に設置され堆・積
された場合には位置Ａ および位置Ａ７の近傍９ べ−
：゛ でも非線形誤差は小さく女り８ビット精度を満足する。
、とえる１、第５図に示す回転方向にウェーハ設置台２
１を回１１リテさせながらターゲット２２（アルミ又は
アルミシリコン）からウェーハ２３上に抵抗体が１仕積
されていく。この場合の膜厚分布を第６図に示す。同図
ａは部分拡大図、同図すけ半径方向膜厚分布、同図Ｃは
回転方向膜厚分布を示す。同図から明らかな様に回転方
向に対しては均一な分布をしているのに対し半径方向に
おいてけウェー・・２３の中心で膜厚が厚く半径方向の
周辺部で膜厚が薄い。これはウェーハが回転方向に堆積
されながら移動しているためである。この様な場合、第
１図すに示す形成方向が半径方向に垂直に設置され、堆
積された場合にはウェーハ内で半径方向の周辺部すなわ
ち位置Ａ１および位置Ａ７近傍においては非線形誤差が
非常に大きくなり８ビット精度を満足しない。この場合
、抵抗体の精度だけの歩留りは７０〜８０係である。こ
れに対し、形成方向が半径方向に垂直に設置され堆・積
された場合には位置Ａ および位置Ａ７の近傍９ べ−
：゛ でも非線形誤差は小さく女り８ビット精度を満足する。
すなわち抵抗体の精度だけの歩留りけ１００係に々る。
以上の様に抵抗体の歩留りが２０〜３０係向」ニする。
以上述べた様に、本発明は抵抗体の形成方向を膜厚が均
一になる方向と垂直に設置することにより、非線形誤差
を少なくし、歩留りを向上することが出来、今後さらに
高精度のデバイスが要求されてくる今日大いに威力を発
揮するものである。
一になる方向と垂直に設置することにより、非線形誤差
を少なくし、歩留りを向上することが出来、今後さらに
高精度のデバイスが要求されてくる今日大いに威力を発
揮するものである。
第１図ａは並列比較方式の８ピツ）ＡＤ変換器の概略構
成図、第１図すは同変換器を半導体集積回路として形成
した概略配置図、第２図はウェーハ内での抵抗相対値、
パータン巾の膜厚の逆数相対値を示す特性図、第３図は
従来法による抵抗体の非線形誤差を示す図、第４図は本
発明による抵抗体の非線形誤差を示す図、第５図は抵抗
体堆積装置におけるウェーハ設置台およびウェーハ設置
図、第６図ａは第５図の要部拡大図、第６図すは半径方
向膜厚分布図、第６図Ｃは回転方向膜部分１０１１．−
１、 右図である。 Ｒａ・・・・・・抵抗部、Ｒｈ・・・・・・接続部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｒｓ
（Ａｕ１７１ ’ｐ酊−ａｔ −第５図 第６図
成図、第１図すは同変換器を半導体集積回路として形成
した概略配置図、第２図はウェーハ内での抵抗相対値、
パータン巾の膜厚の逆数相対値を示す特性図、第３図は
従来法による抵抗体の非線形誤差を示す図、第４図は本
発明による抵抗体の非線形誤差を示す図、第５図は抵抗
体堆積装置におけるウェーハ設置台およびウェーハ設置
図、第６図ａは第５図の要部拡大図、第６図すは半径方
向膜厚分布図、第６図Ｃは回転方向膜部分１０１１．−
１、 右図である。 Ｒａ・・・・・・抵抗部、Ｒｈ・・・・・・接続部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｒｓ
（Ａｕ１７１ ’ｐ酊−ａｔ −第５図 第６図
Claims (2)
- （１）互いに離間した抵抗部と、上記抵抗部の隣り合う
ものの一方の対応端を接続する接続部よりなる蛇行配置
された基準抵抗の、上記抵抗部の電流の流れる方向をウ
ェーノ・内の膜厚が変動する方向に一致する様に設置し
て上記基準抵抗を形成することを特徴とする半導体装置
の製造方法。 - （２）複数のウェーハを設置した設置台を一定力向に移
動して基準抵抗を形成するに際し、前記つ工−ハ中に形
成される基準抵抗の抵抗部の方向が一定方向と直角とな
る様に設置して前記基準抵抗を形成することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458982A JPS594153A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458982A JPS594153A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594153A true JPS594153A (ja) | 1984-01-10 |
Family
ID=14641633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11458982A Pending JPS594153A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594153A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220560A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | モノリシツク集積回路 |
| JPS63279872A (ja) * | 1987-05-11 | 1988-11-16 | ジューキ株式会社 | 釦の縫着方法と装置 |
| JPH01316970A (ja) * | 1988-06-16 | 1989-12-21 | Fujitsu Ltd | 半導体集積装置 |
| JPH03170190A (ja) * | 1989-08-16 | 1991-07-23 | Allgemeiner Synthetische G Etab | 衣類に縫い付けられたボタンの糸軸に糸を巻き付ける方法及びその装置 |
-
1982
- 1982-06-30 JP JP11458982A patent/JPS594153A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220560A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | モノリシツク集積回路 |
| JPS63279872A (ja) * | 1987-05-11 | 1988-11-16 | ジューキ株式会社 | 釦の縫着方法と装置 |
| JPH0249756B2 (ja) * | 1987-05-11 | 1990-10-31 | Juuki Kk | |
| JPH01316970A (ja) * | 1988-06-16 | 1989-12-21 | Fujitsu Ltd | 半導体集積装置 |
| JPH03170190A (ja) * | 1989-08-16 | 1991-07-23 | Allgemeiner Synthetische G Etab | 衣類に縫い付けられたボタンの糸軸に糸を巻き付ける方法及びその装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060181656A1 (en) | Placement configuration of MIM type capacitance element | |
| JP2008159608A (ja) | 半導体装置、半導体装置の製造方法および半導体装置の設計装置 | |
| GB2047997A (en) | Monolithic analogto-digital converter | |
| JPS594153A (ja) | 半導体装置の製造方法 | |
| WO1999001939A1 (fr) | Circuit de resistances en echelle et convertisseur n/a et dispositif a semi-conducteur l'utilisant | |
| US6611042B2 (en) | Semiconductor device including resistors isolated and equdistant from diffusion regions | |
| JP4723827B2 (ja) | 抵抗回路 | |
| JPS6289341A (ja) | マスタスライス方式大規模半導体集積回路装置の製造方法 | |
| JP3086615B2 (ja) | 逐次比較型ａｄコンバータの集積回路 | |
| JP3084056B2 (ja) | 半導体集積回路上の抵抗回路 | |
| JPS63252458A (ja) | 半導体装置 | |
| JP3031582B2 (ja) | 半導体集積回路 | |
| JP2717033B2 (ja) | 半導体集積回路 | |
| JPS6241423B2 (ja) | ||
| JPH09213883A (ja) | 半導体集積回路用抵抗素子 | |
| JP2734029B2 (ja) | 直並列形ａｄ変換器 | |
| JPH0448308A (ja) | 定電流源回路 | |
| JPS60227459A (ja) | 集積回路装置 | |
| JP2615597B2 (ja) | モノリシツク集積回路 | |
| JPH0398317A (ja) | Ｄ／ａ変換器の抵抗ラダー | |
| JPH0393314A (ja) | Ａ／ｄ変換回路 | |
| JP2003243529A (ja) | 半導体装置 | |
| JPH0573274B2 (ja) | ||
| JPS63164621A (ja) | 基準電圧発生装置 | |
| JPS62179762A (ja) | 半導体装置 |