JPS5970313A - デイジタルアナログ変換装置 - Google Patents
デイジタルアナログ変換装置Info
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- JPS5970313A JPS5970313A JP18110582A JP18110582A JPS5970313A JP S5970313 A JPS5970313 A JP S5970313A JP 18110582 A JP18110582 A JP 18110582A JP 18110582 A JP18110582 A JP 18110582A JP S5970313 A JPS5970313 A JP S5970313A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号を対応するアナログ信号へ変換
するディジタルアナログ変換装置に係り、特に一定分解
能を有するディジタルアナログ変換器（以下Ｄ Ａ Ｃ
と略す）を複数用いて、より高い分解能を得る手段に関
するものである。
するディジタルアナログ変換装置に係り、特に一定分解
能を有するディジタルアナログ変換器（以下Ｄ Ａ Ｃ
と略す）を複数用いて、より高い分解能を得る手段に関
するものである。
今日集積回路技術の進歩により８乃至１０ビツトの分解
能を有するＤＡＣが安定に信頼度良く”−産されるに至
った。
能を有するＤＡＣが安定に信頼度良く”−産されるに至
った。
しかしながら、東端回路技術で製造される素子の相互整
合性には限界があり、一般により高い分解能を有するＩ
）ＡＣを得る事は非常に難しい。例えば、１２ビツト以
上の高分解能１） Ａ Ｃを得るためには、従来は整合
性の良い抵抗素子ケ独立に使用した個別部品による構成
手段を用いるか、あるいはレーザー等を使用した１機能
トリミングによる微調整手段を用いるか、特殊な誤差補
正回路を用いるかする必要があり、その製管コストが非
常に高くなるばかりでなく、その素子の信頼度も低下し
ていた。
合性には限界があり、一般により高い分解能を有するＩ
）ＡＣを得る事は非常に難しい。例えば、１２ビツト以
上の高分解能１） Ａ Ｃを得るためには、従来は整合
性の良い抵抗素子ケ独立に使用した個別部品による構成
手段を用いるか、あるいはレーザー等を使用した１機能
トリミングによる微調整手段を用いるか、特殊な誤差補
正回路を用いるかする必要があり、その製管コストが非
常に高くなるばかりでなく、その素子の信頼度も低下し
ていた。
本発明の第１の目的は、複数のＤＡＣと抵抗器とをモノ
リシック化し、しかも外部調、！箸やトリミング、補正
演算等無しに高分解能を得るディジタルアナログ変換装
Ｗを提供する事にある。
リシック化し、しかも外部調、！箸やトリミング、補正
演算等無しに高分解能を得るディジタルアナログ変換装
Ｗを提供する事にある。
本発明の第２の目的は、高分解能ディジタルアナログ変
換装置の試験時間を著しく短縮できるディジタルアナロ
グ変換装置の構成手段を提供する事にある。
換装置の試験時間を著しく短縮できるディジタルアナロ
グ変換装置の構成手段を提供する事にある。
本：；ｈ明の第３の目的は高分解能ディジタルアナログ
変換装置の性能を高めるべく外部可変抵抗器等を用いて
調整？する場合にもその調整作業が著しく簡略で短時間
に完了させうるディジタルアナログ変換装置の構成手段
を提供する事にある。
変換装置の性能を高めるべく外部可変抵抗器等を用いて
調整？する場合にもその調整作業が著しく簡略で短時間
に完了させうるディジタルアナログ変換装置の構成手段
を提供する事にある。
本発明の第４の目的は微分非直線誤差の小さなディジタ
ルアナログ変換器を上位ビット群に対応して１史用した
ディジタルアナログ変換装置を構成シ高分解能ディジタ
ルアナログ変換装置を得る事にある。
ルアナログ変換器を上位ビット群に対応して１史用した
ディジタルアナログ変換装置を構成シ高分解能ディジタ
ルアナログ変換装置を得る事にある。
本発明のディジタルアナログ変換装置は一端がバイアス
電圧供給端子に接続され、複数の抵抗器がシリーズ接続
された抵抗回路網と、該抵抗回路網の他端及び前記複数
の抵抗器の各々の接続点に接続された複数の電流出力型
ディジタルアナログ変換器から成り、前記複数のディジ
タルアナログ変換器へのディジタル入力に対応したアナ
ログ出力電圧が前記抵抗回路網の一端及び他端間に発生
する事を特徴としている。
電圧供給端子に接続され、複数の抵抗器がシリーズ接続
された抵抗回路網と、該抵抗回路網の他端及び前記複数
の抵抗器の各々の接続点に接続された複数の電流出力型
ディジタルアナログ変換器から成り、前記複数のディジ
タルアナログ変換器へのディジタル入力に対応したアナ
ログ出力電圧が前記抵抗回路網の一端及び他端間に発生
する事を特徴としている。
本発明のディジタルアナログ変換装置の第１の態様によ
れば上記抵抗回路網が第１第２の抵抗器からなり、該第
１の抵抗器の一端は出力端子へ接続されると共に第１の
ｍビット電流出力型ディジタルアナログ変換器の電流出
力端子へ接続され、該第１の抵抗器の他端は第２の抵抗
器の一端へ接 ５ − 続されると共ＶＣ第２のｎ（ｎはｍは等しいか又は異な
る正（Ｃ数）ビット”１５流出力型デイジタルアナログ
変換器の電流出力端子へ接読され、上記第２の抵抗器の
他端はバイアス電圧供給端子に接続され、前記第１及び
第２のディジタルアナログ変換器のフルスケール電流１
［ヲ各々ＩＦ５１とＩＦ’Ｓ２゜またその比Ｋを１（＝
ＩＰ’ＳＩ／ＴＦＳ２とした時前記第１及び第２の抵抗
器の抵抗値Ｒ１とＲ２がＲ１１：Ｒ２＝２ｍ−ｘ：ｘ なる関係にある事を特長とし、前記第１及び第２のディ
ジタルアナログ変換器へのｍ ＋ ｎビットディジタル
入力に対応したアナログ出力電圧が前記出力端子とバイ
アス電圧供給端子間に発生することを特徴としている。
れば上記抵抗回路網が第１第２の抵抗器からなり、該第
１の抵抗器の一端は出力端子へ接続されると共に第１の
ｍビット電流出力型ディジタルアナログ変換器の電流出
力端子へ接続され、該第１の抵抗器の他端は第２の抵抗
器の一端へ接 ５ − 続されると共ＶＣ第２のｎ（ｎはｍは等しいか又は異な
る正（Ｃ数）ビット”１５流出力型デイジタルアナログ
変換器の電流出力端子へ接読され、上記第２の抵抗器の
他端はバイアス電圧供給端子に接続され、前記第１及び
第２のディジタルアナログ変換器のフルスケール電流１
［ヲ各々ＩＦ５１とＩＦ’Ｓ２゜またその比Ｋを１（＝
ＩＰ’ＳＩ／ＴＦＳ２とした時前記第１及び第２の抵抗
器の抵抗値Ｒ１とＲ２がＲ１１：Ｒ２＝２ｍ−ｘ：ｘ なる関係にある事を特長とし、前記第１及び第２のディ
ジタルアナログ変換器へのｍ ＋ ｎビットディジタル
入力に対応したアナログ出力電圧が前記出力端子とバイ
アス電圧供給端子間に発生することを特徴としている。
本ｓａ明ｔｖディジタルアナログ変換装置の第２の実施
態様によれば上記第２の抵抗器は可変抵抗器に置換する
ことができる。
態様によれば上記第２の抵抗器は可変抵抗器に置換する
ことができる。
図面を参照し詳細に説明する。
第１図は従来のディジタルアナログ変換器の例を示す図
であり、１９７１年２月に発行された雑誌ＩＮＳＴＲＵ
ＭＥＮＳ ａｎｄ Ｃ０ＮＴＨ，ＯＬ ＳＹＳＴ
ＥＭＳのページ１２４〜１２６に載った論文Ｃｕｒｒｅ
ｎｔ−８ｗｉｔｃｈｉｎｇ Ｄｉｇｉｔａｌ−ｔｏ−
Ａｎａｌｏｇ Ｃｏ−ｎｖｅｒｓｉｏｎ及び１）ａｎ
ｉｅｌ Ｉ−１，Ｓｈｅｉｎｇｏｌｄ氏により編集され
アナログデバイス社よ！１１９７２年ｉｃＱ行され７’
（ａｎａｌｏｇ−ｄｉｇｉｔａｌ Ｃ０ＮＶＥＲ１８
Ｉ（ＪＮＨＡＮＩ）ＢＯＯＫのページ■−４１に記載さ
れた１２ビツトＤＡＣのブロック図である。
であり、１９７１年２月に発行された雑誌ＩＮＳＴＲＵ
ＭＥＮＳ ａｎｄ Ｃ０ＮＴＨ，ＯＬ ＳＹＳＴ
ＥＭＳのページ１２４〜１２６に載った論文Ｃｕｒｒｅ
ｎｔ−８ｗｉｔｃｈｉｎｇ Ｄｉｇｉｔａｌ−ｔｏ−
Ａｎａｌｏｇ Ｃｏ−ｎｖｅｒｓｉｏｎ及び１）ａｎ
ｉｅｌ Ｉ−１，Ｓｈｅｉｎｇｏｌｄ氏により編集され
アナログデバイス社よ！１１９７２年ｉｃＱ行され７’
（ａｎａｌｏｇ−ｄｉｇｉｔａｌ Ｃ０ＮＶＥＲ１８
Ｉ（ＪＮＨＡＮＩ）ＢＯＯＫのページ■−４１に記載さ
れた１２ビツトＤＡＣのブロック図である。
この１２ビツトＩＪＡｃは上位４ビツト、中位４ビツト
、下位４ビツトの各４ビツトＤＡＣ３個で構成され各々
のＤＡＣの出力は電流分流抵抗網Ｒ，ｔ。
、下位４ビツトの各４ビツトＤＡＣ３個で構成され各々
のＤＡＣの出力は電流分流抵抗網Ｒ，ｔ。
Ｒ２，Ｒ，３，Ｒ，４により重み付は加算されその出力
電流ｉは仮想接地点と々る演算増幅器の反転入力端子を
介して帰還抵抗Ｒ・ｖｋ流れ演算増幅器ＯＡの出力ＯＵ
Ｔへ導かれアナログ電圧出力が得られる。
電流ｉは仮想接地点と々る演算増幅器の反転入力端子を
介して帰還抵抗Ｒ・ｖｋ流れ演算増幅器ＯＡの出力ＯＵ
Ｔへ導かれアナログ電圧出力が得られる。
この従来例に於いては（２）示されている通り分流抵抗
として非常に精度の高い抵抗が必要となり、レーザーに
よるトリミング技術を利用しなければ到底達成しえ々い
抵抗値の抵抗器を便していた。
として非常に精度の高い抵抗が必要となり、レーザーに
よるトリミング技術を利用しなければ到底達成しえ々い
抵抗値の抵抗器を便していた。
したがってその製造コストは著しく高くなっていた。
第２図は本発明のＤ／４変換装置を示す図である。バイ
アス電圧源２１の出力には抵抗回路網２２の一端が接続
され、この抵抗回路網の他端は出力端子へ接続されると
共に第１の１〕／Ｎ変換器ＤＡＣ１の出力端子が接続さ
れている。バイアス電圧源は任意の低インピーダンス点
であれば良く、電源あるいは接池端子であってもかまわ
ない。この例では抵抗回路網はＲ１，Ｒ２，Ｒ３なる３
個の抵抗器のシリーズ法統回路で構成されており、Ｒ１
の一端には前述の通り、第１の電流出力型Ｄ／Ａ変換器
１）Ａ、ＣＩの出力が接続されている。このＤＡＣ１の
入力にはディジタル入力信号のうち上位ビット群のディ
ジタル入力が印加されている。Ｒ１とＲ２の共通接続点
には第２の電流出力型Ｄ／Ａ変換器ＤＡ−Ｃ２の出力が
接続されている。このＤＡＣ２の入力にはディジタル入
力信号のうち中位ビット群のディジタル入力が印加され
ている。Ｒ２とＲ３の共通接続点には第３の電流出力型
Ｄ／Ａ変換器ＤＡＣ３の出力が接続されている。このＤ
ＡＣ３の入力にはディジタル入力信号のうち下位ビット
群のディジタル入力が印加されている。このＤ／Ａ変換
装置に於いて抵抗網の一端とバイアス電圧源の共通接続
点と、抵抗網の他端が出力された出力端子との間にディ
ジタル入力に対応したアナログ出力が得られる。
アス電圧源２１の出力には抵抗回路網２２の一端が接続
され、この抵抗回路網の他端は出力端子へ接続されると
共に第１の１〕／Ｎ変換器ＤＡＣ１の出力端子が接続さ
れている。バイアス電圧源は任意の低インピーダンス点
であれば良く、電源あるいは接池端子であってもかまわ
ない。この例では抵抗回路網はＲ１，Ｒ２，Ｒ３なる３
個の抵抗器のシリーズ法統回路で構成されており、Ｒ１
の一端には前述の通り、第１の電流出力型Ｄ／Ａ変換器
１）Ａ、ＣＩの出力が接続されている。このＤＡＣ１の
入力にはディジタル入力信号のうち上位ビット群のディ
ジタル入力が印加されている。Ｒ１とＲ２の共通接続点
には第２の電流出力型Ｄ／Ａ変換器ＤＡ−Ｃ２の出力が
接続されている。このＤＡＣ２の入力にはディジタル入
力信号のうち中位ビット群のディジタル入力が印加され
ている。Ｒ２とＲ３の共通接続点には第３の電流出力型
Ｄ／Ａ変換器ＤＡＣ３の出力が接続されている。このＤ
ＡＣ３の入力にはディジタル入力信号のうち下位ビット
群のディジタル入力が印加されている。このＤ／Ａ変換
装置に於いて抵抗網の一端とバイアス電圧源の共通接続
点と、抵抗網の他端が出力された出力端子との間にディ
ジタル入力に対応したアナログ出力が得られる。
今１ノＡＣＩ、 ＤＡＣ２，ＩＪＡＣ３のフルスケール
出力電流が全て等しいとし、Ｉ）ＡＣＩ、ＤＡＣ２，Ｉ
）ＡＣ３の分解能が各々Ａ、、Ｂ、Ｃビットであるとす
ると、Ｒ１，Ｒ２の抵抗比は Ｒ１：（Ｒ２＋Ｒ３）＝２Ａ−１：１ またＲ２，１１．３の抵抗比は Ｒ１２：Ｒ１３＝２Ｂ−１：１ したがって Ｒ１：Ｒ２：Ｒ３二（２人−１）Ｘ２Ｂ： （２Ｂ−１
）：１と設定する事によって、（Ａ＋Ｂ＋Ｃ）ビット２
進化デイジタル入力に対応したアナログ出力電圧 ９− が抵抗回路網の両端間に発生し、出力端子より取り出す
事ができる。
出力電流が全て等しいとし、Ｉ）ＡＣＩ、ＤＡＣ２，Ｉ
）ＡＣ３の分解能が各々Ａ、、Ｂ、Ｃビットであるとす
ると、Ｒ１，Ｒ２の抵抗比は Ｒ１：（Ｒ２＋Ｒ３）＝２Ａ−１：１ またＲ２，１１．３の抵抗比は Ｒ１２：Ｒ１３＝２Ｂ−１：１ したがって Ｒ１：Ｒ２：Ｒ３二（２人−１）Ｘ２Ｂ： （２Ｂ−１
）：１と設定する事によって、（Ａ＋Ｂ＋Ｃ）ビット２
進化デイジタル入力に対応したアナログ出力電圧 ９− が抵抗回路網の両端間に発生し、出力端子より取り出す
事ができる。
今・Ａ ＝ ４ Ｉ（＝ ４ Ｃ＝ ８とすると、
（Ａ＋Ｂ＋ｃ）＝１６．１６ビツトのＤ／Ａ変換器を留
取する事ができ、各Ｄ／Ａ、リアルスケール出力電流値
が全て等しい場合の前述の抵抗比は、Ｒ１：Ｒ２：几３
＝２４０：１５：１ となり整数化となりモノリシ、り集積化可能な抵抗比全
設定する事が可能となる。ここでＤＡＣ３の分解能は抵
抗比には影＃全与えない。
（Ａ＋Ｂ＋ｃ）＝１６．１６ビツトのＤ／Ａ変換器を留
取する事ができ、各Ｄ／Ａ、リアルスケール出力電流値
が全て等しい場合の前述の抵抗比は、Ｒ１：Ｒ２：几３
＝２４０：１５：１ となり整数化となりモノリシ、り集積化可能な抵抗比全
設定する事が可能となる。ここでＤＡＣ３の分解能は抵
抗比には影＃全与えない。
一方複数個のＤ ／ Ａを第２南の例の様に組合せて高
分解能Ｄ／Ａ変換装置ｖｉｌ−構成するためには少なく
とも上位Ｄ／Ａ、例えばＤＡＣ１の精度は高くなければ
ならない。％にＤ／Ａ変換装置の分解能を高めるために
は上位１）／Ａの微分非直線性誤差を低減する必要があ
る。
分解能Ｄ／Ａ変換装置ｖｉｌ−構成するためには少なく
とも上位Ｄ／Ａ、例えばＤＡＣ１の精度は高くなければ
ならない。％にＤ／Ａ変換装置の分解能を高めるために
は上位１）／Ａの微分非直線性誤差を低減する必要があ
る。
微分非直線誤差はディジタル入力の（００・・・０００
）から（１１・・・・・・１１１）コードまでの全ステ
ップでのｌ １．ＳＢ（最小ビットの単位）の変化に対
応する１０− アナログ出力の変化が理想的なＩＬｓＢに対応する変化
量に対して有する誤差を示すものである。
）から（１１・・・・・・１１１）コードまでの全ステ
ップでのｌ １．ＳＢ（最小ビットの単位）の変化に対
応する１０− アナログ出力の変化が理想的なＩＬｓＢに対応する変化
量に対して有する誤差を示すものである。
微分非直線性誤差の小さなり／Ａを上位１）／Ａ例えば
Ｄ７ＶＣ１に使用する事により各ステップをさらに分解
する事が可能となる。
Ｄ７ＶＣ１に使用する事により各ステップをさらに分解
する事が可能となる。
微分非直線性の優れたＤ／Ａの構成法としては本発明者
が先に出願し公開された特許特開昭５６−１５３８３２
に開示された回路技術が有効である。
が先に出願し公開された特許特開昭５６−１５３８３２
に開示された回路技術が有効である。
このＤ／Ａの構成の基本原理の概要を第３図。
第４図を用いて説明する。
第３図の構成例は６ビツトＤＮＣであり、上位３ビツト
の信号により１）ＡＣの入出力範囲全８セグメントに等
分割する事が出来る。今ディジタル入力コードの上位３
ビツトの′０００” なるコードに対して第０セグメン
トを、順に′００１”なるコードから”１１１” なる
コードまで第１〜第７セグメントを定義する。第０セグ
メントには、”ｏｏｏｏｏｏ”から０００１１１”まで
の８組のコードが属し第１セグメントには’００１００
０”から００１１１１”までの８組のコードが属し、以
下同様ＶＣ第７セグメントまで各セグメントには対応す
る８絹のディジタル入力コードが各々属する。第４図の
構成例に於いては６ピツトに対応して２６＝６４個の電
流源スイッチセルが８行×８列構成で電流源スイッチセ
ル群１００として行列配置されており、各列１６０〜１
６７に属する電流源スイッチセルが第１〜第７セグメン
トに対応しており、各行１４０〜１４７に属する電流源
スイッチセルがセグメント内の重み付けを決定する。
の信号により１）ＡＣの入出力範囲全８セグメントに等
分割する事が出来る。今ディジタル入力コードの上位３
ビツトの′０００” なるコードに対して第０セグメン
トを、順に′００１”なるコードから”１１１” なる
コードまで第１〜第７セグメントを定義する。第０セグ
メントには、”ｏｏｏｏｏｏ”から０００１１１”まで
の８組のコードが属し第１セグメントには’００１００
０”から００１１１１”までの８組のコードが属し、以
下同様ＶＣ第７セグメントまで各セグメントには対応す
る８絹のディジタル入力コードが各々属する。第４図の
構成例に於いては６ピツトに対応して２６＝６４個の電
流源スイッチセルが８行×８列構成で電流源スイッチセ
ル群１００として行列配置されており、各列１６０〜１
６７に属する電流源スイッチセルが第１〜第７セグメン
トに対応しており、各行１４０〜１４７に属する電流源
スイッチセルがセグメント内の重み付けを決定する。
１りｕえば、今ディジタル入力が’０１１１０１”なる
コードである時、上位３ビツトの”０１１” なるコー
ドに対応して第３セグメントまでの全電流源スイッチセ
ルを出力状態とし、さらに第４セグメント中の１１０１
” ねる下位ビットのコードに対応し′＃：、５個の′
電流源スイッチセル全出力状態とし、第４セグメント中
の他の３個の電流源スイッチセル及び第５．第６．第７
セグメントに属する全ての電流源スイッチセルを禁止状
態とすることによって０１１１０１”なるコードに対応
したアナログ出力電流を得る事が可能となる。
コードである時、上位３ビツトの”０１１” なるコー
ドに対応して第３セグメントまでの全電流源スイッチセ
ルを出力状態とし、さらに第４セグメント中の１１０１
” ねる下位ビットのコードに対応し′＃：、５個の′
電流源スイッチセル全出力状態とし、第４セグメント中
の他の３個の電流源スイッチセル及び第５．第６．第７
セグメントに属する全ての電流源スイッチセルを禁止状
態とすることによって０１１１０１”なるコードに対応
したアナログ出力電流を得る事が可能となる。
第４図は相補電流出力型ＤＡＣの本発明の詳細な説明す
るための概念図である。第３四との共通部分には同一番
号を付しである。０１１１，１０”なるディジタル入力
信号がこのＤＡＣに印加された場合を例にとって説明を
行なう。上位３ビ、ットの′０１１” なる信号により
第１のエンコーダ１０２の出力はＮ３のみが高レベルと
なり出力Ａ。−、−Ａ２及びＡ４〜Ａ７Ｆｉ全て低レベ
ルとなる。これに対応して又第２のエンコーダ１０３の
出力は出力ＢＯ〜Ｂ３が低レベルとなりＢ４〜Ｂ７は高
レベルとなる。
るための概念図である。第３四との共通部分には同一番
号を付しである。０１１１，１０”なるディジタル入力
信号がこのＤＡＣに印加された場合を例にとって説明を
行なう。上位３ビ、ットの′０１１” なる信号により
第１のエンコーダ１０２の出力はＮ３のみが高レベルと
なり出力Ａ。−、−Ａ２及びＡ４〜Ａ７Ｆｉ全て低レベ
ルとなる。これに対応して又第２のエンコーダ１０３の
出力は出力ＢＯ〜Ｂ３が低レベルとなりＢ４〜Ｂ７は高
レベルとなる。
又行列状に配列された電流源スイッチセルアレイ１００
中には相補出力端子ＩＯ又は■０へ導かれる各電流源を
異なる斜線によシ区別して示しである。前述の第２のエ
ンコーダ１０３の出力のうち高レベルとなっている８４
〜Ｂ７が印加されている第４〜第７列に含まれる全ての
電流源スイッチセルの出力は第３のエンコータ１０４
ノ出７ＪＣ８〜Ｃ７に依存せず全てＩＯ端子へ導かれる
。第２エンコーダー１０３の出力が低レベルであり、第
１エンコーダ１０２の出力のうち高レベルとなって１３
− いる唯一の信号Ａ２が印加されている第３列に含まれる
電流源スイッチセルは第３のエンコーダ１０４の出力Ｃ
ｏ％Ｃ７に依存しこのうち低レベルとなっているＣｏ−
Ｃ７が印加されている第０〜第５行に含まれる電流源ス
イッチセルの出力は１．端子へ導かれ、高レベルとなっ
ているＣｏ−０７が印加されている第６．第７行に含ま
れる電流源スイッチセルの出力は工０端子へ導かれる。
中には相補出力端子ＩＯ又は■０へ導かれる各電流源を
異なる斜線によシ区別して示しである。前述の第２のエ
ンコーダ１０３の出力のうち高レベルとなっている８４
〜Ｂ７が印加されている第４〜第７列に含まれる全ての
電流源スイッチセルの出力は第３のエンコータ１０４
ノ出７ＪＣ８〜Ｃ７に依存せず全てＩＯ端子へ導かれる
。第２エンコーダー１０３の出力が低レベルであり、第
１エンコーダ１０２の出力のうち高レベルとなって１３
− いる唯一の信号Ａ２が印加されている第３列に含まれる
電流源スイッチセルは第３のエンコーダ１０４の出力Ｃ
ｏ％Ｃ７に依存しこのうち低レベルとなっているＣｏ−
Ｃ７が印加されている第０〜第５行に含まれる電流源ス
イッチセルの出力は１．端子へ導かれ、高レベルとなっ
ているＣｏ−０７が印加されている第６．第７行に含ま
れる電流源スイッチセルの出力は工０端子へ導かれる。
さらに第１・第２エンコーダーの出力が共に低レベルと
なっている。Ａｏ−４，及びＢｏ−８２が印加されてい
る第０〜第２列に含まれる電流源スイッチセルの出力は
、第３のエンコーダ１０４の出力に依存せず全て１．端
子へ導かれる。尚、第７行第７列には電流源スイッチセ
ルを配置していないが相補出力型ＤＡＣでは”１１１１
１１”コードで■ｏ小出力零とする必要がある場合があ
る。よってこの場合このセルは実質的に鳴かなければな
らない。この公知のＴ） Ａ Ｃの構成法ではＩＬＳＨ
のステップに対応した電流源スイッチセルが配列されて
いるので、前述の微分非直１．ｒ２性は非常に良好であ
る。
なっている。Ａｏ−４，及びＢｏ−８２が印加されてい
る第０〜第２列に含まれる電流源スイッチセルの出力は
、第３のエンコーダ１０４の出力に依存せず全て１．端
子へ導かれる。尚、第７行第７列には電流源スイッチセ
ルを配置していないが相補出力型ＤＡＣでは”１１１１
１１”コードで■ｏ小出力零とする必要がある場合があ
る。よってこの場合このセルは実質的に鳴かなければな
らない。この公知のＴ） Ａ Ｃの構成法ではＩＬＳＨ
のステップに対応した電流源スイッチセルが配列されて
いるので、前述の微分非直１．ｒ２性は非常に良好であ
る。
１４−
今日の集積回路技術によれば素子の相対精度として０５
〜０．２％程度が大量生産レベルで得られる様になって
いる。これは２００−５００ ”ｓＢ程度の微分非直線
性がこの公知のＤＡＣ構成法によって得られる事を示し
ている。したがってこの公知の構成法を用いたＤＡＣを
第２図の上位１．）ＡＣＩＭＣＩとして使用する事によ
りそのステップをさらＶｃ２００〜５００に分解した高
分解能ＤムＣを構成する事が可能となる。
〜０．２％程度が大量生産レベルで得られる様になって
いる。これは２００−５００ ”ｓＢ程度の微分非直線
性がこの公知のＤＡＣ構成法によって得られる事を示し
ている。したがってこの公知の構成法を用いたＤＡＣを
第２図の上位１．）ＡＣＩＭＣＩとして使用する事によ
りそのステップをさらＶｃ２００〜５００に分解した高
分解能ＤムＣを構成する事が可能となる。
第５図は本発明の１）／Ａ変換装置の実施例を示す図で
ある。ここでは上位ディジタル大刀ビット群に対応して
ＤＡＣ１，下位ビット群に対応してＤＡ−０２が汲続さ
れ、Ｒ１，Ｒ２からなる抵抗網の両端子間にアナログ電
圧出方が得られる構成となっている。
ある。ここでは上位ディジタル大刀ビット群に対応して
ＤＡＣ１，下位ビット群に対応してＤＡ−０２が汲続さ
れ、Ｒ１，Ｒ２からなる抵抗網の両端子間にアナログ電
圧出方が得られる構成となっている。
この例でけ上位Ｄ／Ａ、ＤＡＣＩ のフルスケール出
力電流Ｉ ’Ｉ’ｓ １ ＝２ｍＡ、下位Ｄ／Ａ、ＤＡ
Ｃ２のフルスケール出力型、流ＩＦ８２＝０．２５ｍＡ
としである。
力電流Ｉ ’Ｉ’ｓ １ ＝２ｍＡ、下位Ｄ／Ａ、ＤＡ
Ｃ２のフルスケール出力型、流ＩＦ８２＝０．２５ｍＡ
としである。
Ｋ＝ＩＦ８１／ＩＦ５２ なる比に′ｆｔ：用いると
Ｒ１とＲ２の抵抗比は Ｒ１： Ｒ２＝Ｚｍ−に：Ｋ とｆｘる。
Ｒ１とＲ２の抵抗比は Ｒ１： Ｒ２＝Ｚｍ−に：Ｋ とｆｘる。
ここでｍは上位ピッ）Ｄ／Ａ、 １）ＡＣＩ の分解
能全ビット数で表わしたものである。
能全ビット数で表わしたものである。
この比に設足する事により上位Ｄ／Ａの１Ｌ８Ｂの幅の
開音下位Ｄ／４で等分に分割する事が可能となる。
開音下位Ｄ／４で等分に分割する事が可能となる。
第５図の例で
とすると
几１：Ｒ２＝２５６−８：８＝３１：１となる。この整
数比の抵抗網はモノリシック集積回路で実現が容易であ
る。
数比の抵抗網はモノリシック集積回路で実現が容易であ
る。
と合せて１６ビツトの分解能のＤ／Ａ変換装置が構成さ
れている。
れている。
第６図は本発明の他の実施例ケ示す図である。
ここでは抵抗網のＲ２は可変抵抗全使用している。
ＤＡＣＩとＤＡＣ２のフルスケール出力電流比が整数比
とならず若干の誤差を持っている。または図−５の例の
抵抗比が若干誤差を持っている場合にも加′昧抵仇比ｆ
ｔ微調整する手により分解能を高める事ができる。この
調整は例えばディジタルコード化したｓｉｎ 渡入力を
Ｄ／Ａ変換した出力に含まれる高調波歪を最小とする単
一調整で最適点を求める事ができ調整作等は著しく単純
である。
とならず若干の誤差を持っている。または図−５の例の
抵抗比が若干誤差を持っている場合にも加′昧抵仇比ｆ
ｔ微調整する手により分解能を高める事ができる。この
調整は例えばディジタルコード化したｓｉｎ 渡入力を
Ｄ／Ａ変換した出力に含まれる高調波歪を最小とする単
一調整で最適点を求める事ができ調整作等は著しく単純
である。
以上説明したＤ／Ａ変換装置の下位Ｄ／Ａの構成法とし
ては任意の形式のものが使用できるが、第３図、第４図
に示したＤ／Ａ構成法を用いてもかまわない。
ては任意の形式のものが使用できるが、第３図、第４図
に示したＤ／Ａ構成法を用いてもかまわない。
以上説明した通り本発明のＤ／Ａ変換装置は単純な構成
法により大量生産可能な高分態能り／Ａ金得る回路手段
を提供している。
法により大量生産可能な高分態能り／Ａ金得る回路手段
を提供している。
また、第５図のテスト端子を用いれば上位Ｄ／Ａの性能
を独立にテストする事が可能で上位、下位Ｄ／Ａを個別
にテストする事によジ大幅なテスト時間の短縮が可能と
なる。第５図の例では短縮率１７− １６ビツトＤ／Ａの全ステップ測定に対し□具のテスト
時間で性能保持が可能となる。
を独立にテストする事が可能で上位、下位Ｄ／Ａを個別
にテストする事によジ大幅なテスト時間の短縮が可能と
なる。第５図の例では短縮率１７− １６ビツトＤ／Ａの全ステップ測定に対し□具のテスト
時間で性能保持が可能となる。
尚抵抗器は拡散、ポリシリ、薄膜等の各種のものを使用
する事ができる。
する事ができる。
第１図は従来のＤ／Ａの構成例を示′ｔ′図、第２図は
本発明のＴ、） ／ Ａの構成例を示す図、第３図ｄ微
分非直線性誤差の小さな１）／Ａの構成の従来例を示す
図、第４図は図３のＩ）／Ａの動作説明図、第５図は本
発明のＤ／Ａの実施例全示す図、第６図は本発明のＤ／
Ａの他の実施例を示す図である。 Ｒ１−Ｒ４・・・・・・抵抗。 １８− Ｚ／ ２２ 図
本発明のＴ、） ／ Ａの構成例を示す図、第３図ｄ微
分非直線性誤差の小さな１）／Ａの構成の従来例を示す
図、第４図は図３のＩ）／Ａの動作説明図、第５図は本
発明のＤ／Ａの実施例全示す図、第６図は本発明のＤ／
Ａの他の実施例を示す図である。 Ｒ１−Ｒ４・・・・・・抵抗。 １８− Ｚ／ ２２ 図
Claims (4)
- （１）一端がバイアス電圧源に接続され、複数の抵１冗
器がシリーズ接続された抵抗回路網と、該抵抗回路網の
他端及び前記代数の抵抗器の各々の妻成点に接続された
慎敬の電流出力型ディジタルアナログ変換器とを有し、
前記複数のディジタルアナログ変換器へのディジタル入
力に対応したアナログ出力′市圧が前記抵抗回路網の一
端及び他端間に発生すること全特徴とするディジタルア
ナログｆ楔装置。 - （２）小なくとも前記抵抗網の他端に接続された第１の
ディジタルアナログ変換器は行列状に配列されｆｃ電、
流源スイッチセル含有し、入力デイジタルｔＶＣ対応し
て選択された電流源スイッチセルの出力電流の総和が出
力端子より得られる小分特徴とする特許請求の範囲第＋
１１項に記載のディジタルアナログ変換装置。 - （３） ｒＩｉＪ記抵抗回路網が第１第２の抵抗器か
らなり、該第１の抵抗器の一端は出方端子へ接続される
と共に第１のｍビット電流出力型ディジタルアナログ変
換器の電流出力端子へ接続され、該第１の抵抗器の他端
Ｉ′ｉ第２の抵抗器の一端へ接続されると共ＶＣ第２の
ｎ’（ｎばｍは正整数）ビット電流出力型ディジタルア
ナログ変換器の電流出力端子へ接続され、前記第２の抵
抗器の他端はバイアス電圧供給端子に接続され、前記第
１及び第２のディジタルアナログ変換器のフルスケール
電流値を各々ＩＦ５１と１．Ｆ”Ｓ２． またその比
Ｋをに二ＩＦＳＩ／ＩＦ５２とした時、前記第１及び第
２の抵抗器の抵抗値Ｒ１とＲ２が、ａ １ ： ｎ、２
＝２ｍ−Ｋ ： Ｋなる関係にあり、前記第１及び第２
のディジタをアナログ変換器へのｍ ＋ ｎビットディ
ジタル入力に対応１．たアナログ出方電圧が前記出方端
子とバイアス電圧供給端子間に発生する特許請求の範囲
第（１）項記載のディジタルアナログ変換装置。 - （４）前記第２の抵抗器が可変抵抗器である事を特徴と
する特許請求の範囲第（３）項記載のディジタルアナロ
グ変Ｉ！ｌ！！装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110582A JPS5970313A (ja) | 1982-10-15 | 1982-10-15 | デイジタルアナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110582A JPS5970313A (ja) | 1982-10-15 | 1982-10-15 | デイジタルアナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5970313A true JPS5970313A (ja) | 1984-04-20 |
Family
ID=16094927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18110582A Pending JPS5970313A (ja) | 1982-10-15 | 1982-10-15 | デイジタルアナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63165932U (ja) * | 1987-04-17 | 1988-10-28 | ||
| JPH01130627A (ja) * | 1987-11-17 | 1989-05-23 | Matsushita Electric Ind Co Ltd | デジタル・アナログ変換器 |
-
1982
- 1982-10-15 JP JP18110582A patent/JPS5970313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63165932U (ja) * | 1987-04-17 | 1988-10-28 | ||
| JPH0528831Y2 (ja) * | 1987-04-17 | 1993-07-23 | ||
| JPH01130627A (ja) * | 1987-11-17 | 1989-05-23 | Matsushita Electric Ind Co Ltd | デジタル・アナログ変換器 |
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