JPH01130627A - デジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体ＩＣに用いられでい乞デジタル・アナ
ログ変換器（以下Ｄ／ムコンバータという）に関するも
のである。

従来の技術 次に、図面を参照しながら従来の技術について説明する
。第３図は、従来のＤ　／　Ａコンバータの回路構成図
である。第３図において、Ｒ４〜”１４１は、・電流の
重みづけを行なう重みづけ抵抗、Ｑ、〜Ｑ、。

は、電流の重みづけを行なうカレントミラー回路を構成
するトランジスタ、Ｄ、〜Ｄ８は、出力端子Ｖ。ＵＴ　
側からの逆流を防止するダイオード、ＱＮ〜ｑ、ａは入
力デジタル信号によって制御されるスイッチトランジス
タである。Ｖ□２．およびＶ□、２は定電圧電源であり
、Ｒ２５は出力抵抗である。

以上の様に構成された１）／ムコンバータについて、そ
の動作全説明する。第３図におけるＤ／ムコンバータは
、一般に重み電電流形といわれるもので、Ｒ１〜’１１
１の重みづけ抵抗と、Ｑ、〜ＱＩＧのカレントミラーの
トランジスタによって、Ｑ、のエミッタ電流を！、とす
ると、Ｑ２のエミッタ電流は÷”１、Ｑｆ）ｘミッタ電
流は÷工４、Ｑ４のエミッタ心流ハ÷Ｉ１、Ｑ５のエミ
ッタ電流もａＩ＋、Ｑ６ノエミツタ電流はπ工１、Ｑ、
のエミッタ電流は告工４、Ｑ８のエミッ“タシ流は云工
１−Ｑ９のエミッタ電流はＴ＋ｒＩ１、Ｑ、ｏのエミッ
タ電流もｔ；ａ”＋に構成され、Ｑｌ　の電流を最上位
ビット、Ｑ９の電流を最下位ビットとして、２進の重み
定電流回路が形成される。これらの電流を８ピット人カ
デジタル信号と、それによって制御されるスイッチトラ
ンジスタＱ１１〜Ｑ１８によって、出力端子Ｖ。ＯＴ側
に流したり、接地側に流したりする事によって、デジタ
ル信号をアナログ信号への変換を行なう。

念の為、数個の例をあげて説明する。

（例１） デジタル信号の値が”ｏｏｏｏｏｏｏｏ”？）の時、ｑ
＋＋〜Ｑ、８は全てＯＮ状態となり、Ｑ、〜Ｑ、。

のエミッタ電流は、全て接地側に流れ、出力端ｖＯｔＩ
Ｔ＝ｏｖとなる。

（例２） デジタル信号の値が”０００００１０１”い）の時、Ｑ
４．〜Ｑ、８のうち、Ｑ、８とＱ１６のみがＯＦＦとな
り、 出力端　ｖｏａｒ＝”ｚｓ（＋；ａ”＋”４工＋）　　
”””（’）となる。この値は、＋２１１　”１”ＩＲ
ＩＦ　　として基準の単位として考えると、０）式は ｖＯＵＴ”Ｒ２５（ＩＲＩＩＦ＋４ＩＦＩＩＩＦ）ｖＯ
ｆｆ？＝６”　ＩＩＩＦＲ２５””””）とな９人力信
号”０００００１０１”（２）＝５　（１０）と一致す
る。

以上の様にして、第３図の構成により、２進のデジタル
値からアナログ値への変換が行なわれる。

しかしながら、上記Ｄ／ムコンバータでは以下の問題点
がある。

発明が解決しようとする問題点 （１）カレントミラー回路を構成するトランジスタＱ、
〜Ｑ、。は、ｑ、〜Ｑ５のグループと、Ｑ６〜ｑ、。の
グループに分かれている。Ｑ、〜Ｑ５およびＱ６〜Ｑ、
。は、マルチトランジスタで構成され、グループ内にお
ける１素子あたりのエミッタ電流は同一である。しかし
、９１〜Ｑ５のグループと、９６〜Ｑ、。のグループの
１素子あたりのエミッタ電流には差を生じる。前者Ｑ１
〜Ｑ５　のグループの１素子あたりのエミッタ電流を工
、□、後者９６〜Ｑ、。のグループの１素子あたりのエ
ミッタ電流を”ｘｒａとすれば、１　　＝１６Ｉ、、　
　　　　　　　　　−・・−（３）冨ム の関係となる。従って、トランジスタのベース・エミッ
タ間電圧ｖＢＸは、エミッタ電流工、に比例する為、上
記Ｑ、〜ｑ、のグループと９６〜Ｑ、ｏのグループ間に
Ｖ□に差が生じ、電流比に誤差を生じる。

（２）第３図におけるトランジスタＱ５およびＱ、。

のエミッタ電流は、単にコレクタを通して接地され、無
駄な電流として消費されるのみで、有効にＤ／ムコンバ
ータとしての役割を果さない。

本発明は、上記の問題点１および２に鑑み、カレントミ
ラー回路を構成するグループ間の１素子あたりのエミッ
タ電流を同一もしくは、差を縮小し、Ｖ□による誤差を
縮小すると共に、第３図におけるＱ、およびＱ、。のエ
ミッタ電流も有効に利用するＤ／ムコンバータを提供す
るものである。

問題点を解決するための手段 本発明においては、グループ単位で構成された各デジタ
ル・アナログ変換器の出力を、トーテムポール状に構成
した重みづけ抵抗に出力する構成としている。

作用 上記手段により、Ｄ／ム変換回路を構成するカレントミ
ラーのグループ間の１素子あたりのエミッタ電流を同一
もしくは、差を縮小しＶ□の差による変換誤差を縮小す
るとともにこれまで接地側に捨てられていた電流を有効
に利用する事が可能となる。

実施例 （実施例１） 次に、図面を参照しながら本発明の実施例について説明
する。第１図は本発明の第１の実施例を示す回路構成図
である。第１図において、Ｒ４，。

”２０は、トーテムポール状に構成した重みづけ抵抗で
あり、その他の構成は第３図に示した従来例と同一であ
る。

以上の様に構成されたＤ／ムコンバータについて、その
動作を説明する。第１図において、上位４ビツトのＤ／
ムコンバータを構成するＲ１〜Ｒ９およびＱ、〜Ｑ５は
、Ｑ、のエミッタ電流をＩ、とすると、Ｑ２　のエミッ
タ電流は÷Ｉ４、Ｑ、のエミッタ電流は÷工４、Ｑ４の
エミッタ電流は÷工４、Ｑ５のエミッタ電流も＋１１で
、下位４ビツトのＤ／ムコンバータを構成するＲ１．〜
”１ＢおよびＱ６〜ＱｊＧは、Ｇ６のエミッタ電流をＩ
２　とすると、Ｑ、のエミッタ電流は２　工２　、Ｇ８
のエミッタ電流は÷工２％Ｑ９のエミッタ電流は＋Ｉ２
、Ｑ、。

のエミッタ電流も會工２である。ここで、Ｒ４〜Ｒ９お
よびＲ１゜〜Ｒ４８のうち、それぞれ対応する抵抗値を
同一とすれば！、＝Ｉ２となり、Ｑ、〜Ｑ、。

において、１素子あたシのエミッタ電流はすべて等しく
なる。この値をＩ８゜とすれば １、：　ｌ２＝＝　８　Ｉ、。　　　　　　　　　　・
・・・・・（４）となる。そこで、出力側のトーテムポ
ール状に構成した重みづけ抵抗Ｒｊ９１”２Ｇを Ｒ，、＝１ｓＲ２ｏ・−−−−・ＣＢ）の関係に構成す
れば、以下の関係が成立する。

各ビットによる出力電圧は、下位ビットより順に、 １ビツト目の出力 ｖＯｔｌＴｌ　＝工ｍ　ＣＲ２０ ２ビツト目の出力 ｖＯＵＴ２　＝２工ＫＯＲ２０ ３ビツト目の出力 ｖＯＵＴ３”’　ｌ１ｏＲ２゜ ４ビツト目の出力 ｖＯ（ｌｒ４””Ｘ０Ｒ２０ ５ビツト目の出力 ｖｏｔｌＴ５　””ＮＯ（”１９＋Ｒ２０””　６ＩＩ
Ｏ”２　Ｇ６ビット目の出力 ｖＯＵＴ６””Ｘ（＋（Ｒ＋　９”２Ｇ）＝３２ＩＩＯ
”２０７ビツト目の出力 ｖｏｔｌＴ、＝４Ｉ０　（馬？”２０　）＝６４ＩＩＣ
＋Ｒ２Ｏ３ビット目の出力 ＶｏＵ、８＝ａＸ０（Ｒ，、＋Ｒ２ｏ）＝１２８　Ｉ、
、Ｒ２゜となり、最下位１ビツトを基準にして２進のＤ
／ム変換回路が構成される。以上の様に、Ｒ１〜Ｒ７と
Ｑ、〜Ｑ５で構成されたＤ／ム変換回路のグループと、
Ｒ４゜〜’１８とＱ６〜Ｑ、。で構成されたＤ／ム変換
回路のグループのグループ単位で構成された各デジタル
・アナログ変換器の出力を、トーテムポール状に構成し
た重みづけ抵抗Ｒ４９゜Ｒ２Ｏに出力する形式により、
多段のデジタル・アナログ変換器を合成する事ができる
。ここでトランジスタＱ、〜Ｑ、。の１素子あたりのエ
ミッタ電流を同一にし、■□の誤差によるＤ／Ａ変換誤
差を縮小出来る。

（実施例２） 次に、第２の実施例について説明する。第２図は、本発
明の第２の実施例を示す回路構成図であろう第２図にお
いて、Ｄ、、Ｉ）、。は出力端子マ。ｏ７からの逆流を
防止するブロックダイオード、Ｇ４．。

Ｑ　は、入力デジタル信号によって制御されるスイッチ
トランジスタで、Ｒ２，〜Ｒ２４は、トーテムポール状
に構成された重みづけ抵抗である。その他は、前述の実
施例１ｆｊＩ：示した第１図と同様である。

以上のように構成されたＤ／ムコンバータについて、そ
の動作を説明する。第２図におけるＤ／ムコンバータの
電流値は、第１図と同様に、Ｉ、：Ｉ２：８Ｉ、。・・
・・・・（４）式の関係に構成する。

Ｒ２５”Ｒ２４・・・・・・（６） Ｒ２２＝３０Ｒ２４・・・・・・（７）Ｒ２，：３２Ｒ
２４・・・・・・（８）の関係に構成すれば、各ビット
の出力電圧は、下位ビットより順に １ビツト目の出力電圧 ｖＯ（Ｆｌ”工ＸＣＲ２４ ２ビツト目の出力電圧 ｖｏｔｌＴ２”ｘＸＣ（Ｒ２３”２４　）＝２ＩＸ（＋
”２４３ビツト目の出力電圧 ｖＯＵＴ３”２工ＩＣ（”２！ｌ＋Ｒ２４）”４ＩＸＣ
Ｒ２４４ビツト目の出力電圧 ｖｏｔｌＴ４””ＩＣ＋　（Ｒ２５”２４　）−８ＩＸ
ＣＲ２４６ビツト目の出力電圧 ｖｏｔｌＴ５””Ｎ０ＣＲ２５”２４　）”１６”ＸＣ
Ｒ２４６ビツト目の出力電圧 ｖＯＵＴ　６”工１１）（Ｒ２２＋Ｒ２５＋Ｒ２４）”
３２ＩＩＩ　ＯＲ２４Ｔビツト目の出力電圧 ｖＯＵＴ７””ＫＣＣ”２．＋Ｒ２２＋Ｒ２５＋Ｒ２４
）””ＩＲＣＲ２４８ビット目の出力電圧 ｖＯＵＴ８””１ｇ０ＣＲ２１＋Ｒ２２＋Ｒ２５＋Ｒ２
４）”１２８工ＩＧ”２４９ビツト目の出力電圧 ｖＯＵＴ９””ＮＯ＜”２＋”２２”２５＋Ｒ２４）”
２６”ＩＬＯＲ２４１０ビット目の出力電圧 ＶＯ，、、−ａＩｘｏ（Ｒ２，＋Ｒ２□＋Ｒ２３＋Ｒ２
４）−５１２Ｉ、ＣＲ２４となり、最下位１ビツトを基
準として１０ビツトの２進のＤ／ム変換回路が構成され
る。以上の様に、Ｒ４〜Ｒ９とＱ、〜Ｑ５で構成された
Ｄ／ム変換回路グループと、へ。〜Ｒ４８と９６ＮＱ、
。で構成されたＤ／ム変換回路のグループのグループ単
位で構成された、各デジタル・アナログ変換器の出力を
、トーテムポール状に構成した重みづけ抵抗Ｒ２１１”
２□ｒ　Ｒ２５ａ　Ｒ２４に出力する形式により、多段
のデジタル・アナログ変換器を合成することができ、Ｑ
、〜Ｑ、。の１素子あたりのエミッタ電流を同一にし、
Ｖ□の誤差によるＤ／ムの変換誤差を縮小できると共に
、従来単に消費電流として捨てていたＱ５およびＱ、。

のエミッタ遅流も有効にＤ／ム変換回路の２ビツト分と
して利用する事が出来る。

発明の効果 以上、実施例１および実施例２で説明した様に、重みづ
け抵抗と、カレントミラー回路によって構成された、重
み定電流形デジタル・アナログ変換器において、グルー
プ単位で構成された、各デジタル・アナログ変換器の出
力を、トーテムポール状に構成した重みづけ抵抗に出力
する形式により、多段のデジタル・アナログ変換器を合
成して、デジタル・アナログ変換器を構成するので、カ
レントミラー回路を構成するトランジスタの１素子あた
りのエミッタ電流を同−又は、差を縮小する事が可能と
なり、カレントミラーを構成するトランジスタのＶ□の
差を縮小し、Ｄ／ム変換誤差を縮小すると共に、従来は
単なる消費電流として捨てていたエミッタ電流を有効に
利用する事が可能となる。

なお、本実施例においては、全ビットのトランジスタ１
素子あたりのエミッタ電流を同一にする場合についての
み述べたが、ｖＢｘの影響が十分軽減出来る設計であれ
ば、各Ｄ／Ａ変換回路のグループ間のエミッタ賀流を同
一でない値に出力側の重みづけ抵抗を設計しても十分で
ある。又、逆に、出力側の重みづけ抵抗を可変して、意
識的に、非直線的なり／ム変換出力を得る設計が可能と
なる事はいうまでもない。

【図面の簡単な説明】

第１図は本発明第１の実施例を示す回路構成図、第２図
は本発明第２の実施例を示す回路構成図、第３図は従来
の回路構成図である。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名−１
１：１只−

Claims (1)

【特許請求の範囲】
1. 重みづけ抵抗と、カレントミラー回路によって構成され
   た、重み定電流形デジタル・アナログ変換器であって、
   各グループ単位およびビット単位で構成された各デジタ
   ル・アナログ変換器の出力を、トーテムポール状に構成
   した重みづけ抵抗に出力することにより、多段のデジタ
   ル・アナログ変換器を合成したデジタル・アナログ変換
   器。