JPS60201716A - トランスバ−サル型等化器 - Google Patents
トランスバ−サル型等化器Info
- Publication number
- JPS60201716A JPS60201716A JP5888484A JP5888484A JPS60201716A JP S60201716 A JPS60201716 A JP S60201716A JP 5888484 A JP5888484 A JP 5888484A JP 5888484 A JP5888484 A JP 5888484A JP S60201716 A JPS60201716 A JP S60201716A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- tap
- control circuit
- tap coefficient
- distortion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、トランスバーサル型等化器のタップ係数制御
に関する。特に、制御回路がタップ係数設定条件の記憶
内容を読出す記憶回路の記憶容量を削減する方式に関す
る。
に関する。特に、制御回路がタップ係数設定条件の記憶
内容を読出す記憶回路の記憶容量を削減する方式に関す
る。
従来のトランスバーサル型等化器の制御は、所要の歪特
性の入力値に対して１対１の関係のタップ係数を記憶回
路内に記憶していなければならない。この場合には、各
歪特性に対応するタップ係数とさらには各歪特性のすべ
ての組合せに対応す゛るタップ係数とを記憶することに
なり、記憶回路の大きい容量のものが必要となる。
性の入力値に対して１対１の関係のタップ係数を記憶回
路内に記憶していなければならない。この場合には、各
歪特性に対応するタップ係数とさらには各歪特性のすべ
ての組合せに対応す゛るタップ係数とを記憶することに
なり、記憶回路の大きい容量のものが必要となる。
本発明は、前述の欠点を除去するもので、小容量の記憶
回路でタップ係数の多仝の組合せを制御することができ
る装置を提供することを目的とする。
回路でタップ係数の多仝の組合せを制御することができ
る装置を提供することを目的とする。
トランスバーザル型等化器の制御回路部で、所要の歪特
性に対応する振幅歪および群遅延時間歪の量により決定
されるタップ係数を次数毎に、あるいはそれらのある一
定の組合せ毎に記ｔｌ、これらの係数の畳み込み積分を
制御回路内で行い、上記重の組合せにより発生すべき複
合歪に対応するタップ係数を算出することにより、当初
より複合歪に対応するタップ係数をすべて記憶する場合
に比べて著しく記憶容量を減じたことを特徴とする。
性に対応する振幅歪および群遅延時間歪の量により決定
されるタップ係数を次数毎に、あるいはそれらのある一
定の組合せ毎に記ｔｌ、これらの係数の畳み込み積分を
制御回路内で行い、上記重の組合せにより発生すべき複
合歪に対応するタップ係数を算出することにより、当初
より複合歪に対応するタップ係数をすべて記憶する場合
に比べて著しく記憶容量を減じたことを特徴とする。
すなわち、本発明は、入力信号通路に継続接続された複
数の遅延素子と、この遅延素子の接続点から分岐された
信号が通過する複数の重み付は回路と、上記重みイ］け
回路のタップ係数設定条件を記ｔαする記憶回路と、こ
の記憶回路の記憶内容を読出す制御回路と、この制御回
路の出力をアナログ信号に変換するディジタル・アナロ
グ変換回路とを備えたトランスバーサル型等化器におい
て、上記制御回路に、タップ係数の個別の設定条件の組
合せを演算する演算手段を備えたことを特徴とする。
数の遅延素子と、この遅延素子の接続点から分岐された
信号が通過する複数の重み付は回路と、上記重みイ］け
回路のタップ係数設定条件を記ｔαする記憶回路と、こ
の記憶回路の記憶内容を読出す制御回路と、この制御回
路の出力をアナログ信号に変換するディジタル・アナロ
グ変換回路とを備えたトランスバーサル型等化器におい
て、上記制御回路に、タップ係数の個別の設定条件の組
合せを演算する演算手段を備えたことを特徴とする。
〔実施例による説明〕
Ｎタップのトランスバーサル型等化器では、その周波数
特性Ｅ（ω）は、次式（１１で表される。
特性Ｅ（ω）は、次式（１１で表される。
式（１）においてＣ３はタップ係数であり、実数型と虚
数項で表わされ、Ｔは群遅延時間である。群遅延時間Ｔ
は一般的に定数であり、周波数特性Ｅ（ω）はタップ係
数Ｃｋの実数型と虚数項の極性とスカラ量で決定される
。したがってタップ係数の操作により、上記等化器は種
々の周波数特性を実現できる。
数項で表わされ、Ｔは群遅延時間である。群遅延時間Ｔ
は一般的に定数であり、周波数特性Ｅ（ω）はタップ係
数Ｃｋの実数型と虚数項の極性とスカラ量で決定される
。したがってタップ係数の操作により、上記等化器は種
々の周波数特性を実現できる。
第１図は本発明の実施例を示すトランスバーサル型等化
器ブロック構成図である。入力端子ＩＮから入力信号は
トランスバーサルフィルタ１に人力され、トランスバー
サルフィルタ１を通過して出力端子０１１Ｔに出力され
る。制御回路２からの信号はディジタル・アナログ変換
回路３で変換され、トランスバーサルフィルタ１に入力
されそのタップ係数を制御する。制御回路２はサミール
スイッチ４に接続され、その出力信号で記憶回路５およ
び演算手段６を読み出し、制御回路２で制御信号を出力
するように構成されている。
器ブロック構成図である。入力端子ＩＮから入力信号は
トランスバーサルフィルタ１に人力され、トランスバー
サルフィルタ１を通過して出力端子０１１Ｔに出力され
る。制御回路２からの信号はディジタル・アナログ変換
回路３で変換され、トランスバーサルフィルタ１に入力
されそのタップ係数を制御する。制御回路２はサミール
スイッチ４に接続され、その出力信号で記憶回路５およ
び演算手段６を読み出し、制御回路２で制御信号を出力
するように構成されている。
第２図は、トランスバーサルフィルタ１のブロック構成
図である。トランスバーサルフィルタｌは、人力信号通
路に継続接続された複数の遅延素子８と、この遅延素子
８の接続点から分岐された信号が通過する複数の重み付
は回路９と、この重み付は回路９を通過した信号を加算
して出力端子に導く回路とにより構成されている。
図である。トランスバーサルフィルタｌは、人力信号通
路に継続接続された複数の遅延素子８と、この遅延素子
８の接続点から分岐された信号が通過する複数の重み付
は回路９と、この重み付は回路９を通過した信号を加算
して出力端子に導く回路とにより構成されている。
第１図に示す回路では、所要の歪特性になるようにサミ
ールスイッチ４を操作すると、制御回路２の人力値が変
化し、記憶回路５からその新しい入力値に対応するタッ
プ係数が制御回路２に読み出される。そのタップ係数は
制御回路２からディジタル・アナログ変換回路３に送ら
れタップ係数電圧に変換される。そのタップ係数電圧に
よりトランスバーサルフィルタｌは制御され所要の特性
となる。
ールスイッチ４を操作すると、制御回路２の人力値が変
化し、記憶回路５からその新しい入力値に対応するタッ
プ係数が制御回路２に読み出される。そのタップ係数は
制御回路２からディジタル・アナログ変換回路３に送ら
れタップ係数電圧に変換される。そのタップ係数電圧に
よりトランスバーサルフィルタｌは制御され所要の特性
となる。
本発明は、制御回路２に演算手段６を付加し、記憶回路
５で記憶している２種類のタップ係数を制御回路２を経
由して取り込み、次式（２）％式％（２） のとおりの畳み込み積分を行いタップ係数を演算手段６
により算出し複合歪に対応させている。
５で記憶している２種類のタップ係数を制御回路２を経
由して取り込み、次式（２）％式％（２） のとおりの畳み込み積分を行いタップ係数を演算手段６
により算出し複合歪に対応させている。
すなわちこの構成においては記憶回路５に振幅歪の一次
傾斜Ｃ種類、二次曲率Ｂ＋ｆｆ１Ｉ？ｆの所要のすべて
の組合わせ（ＡＸＢ）種類を記憶し、群遅延時間歪の一
次傾斜Ｃ種類、二次曲率り種類の所要のすべての組合わ
せ（ＣＸＤ）種類を記憶しておく。サミールスイッチ４
を操作して振幅歪の内の１つのタップ係数と群遅延時間
歪の内の１つのタップ係数を選択し、制御回路２を経由
して演算回路６により振幅歪と群遅延時間歪との複合歪
のタップが算出され、再び制御回路２を経由してディジ
タル・アナログ変換回路に送られタップ係数電圧となる
。そのタップ係数電圧により、トランスバーサルフィル
タ１は制御され所要の特性となる。
傾斜Ｃ種類、二次曲率Ｂ＋ｆｆ１Ｉ？ｆの所要のすべて
の組合わせ（ＡＸＢ）種類を記憶し、群遅延時間歪の一
次傾斜Ｃ種類、二次曲率り種類の所要のすべての組合わ
せ（ＣＸＤ）種類を記憶しておく。サミールスイッチ４
を操作して振幅歪の内の１つのタップ係数と群遅延時間
歪の内の１つのタップ係数を選択し、制御回路２を経由
して演算回路６により振幅歪と群遅延時間歪との複合歪
のタップが算出され、再び制御回路２を経由してディジ
タル・アナログ変換回路に送られタップ係数電圧となる
。そのタップ係数電圧により、トランスバーサルフィル
タ１は制御され所要の特性となる。
第１実施例では本発明によるトランスバーサル型等花器
の制御装置は（（ＡｘＢ） ＋（ＣｘＤ）１種類に対す
る記憶容量で（（ＡＸＢ）Ｘ （ＣＸＤ））種類の歪特
性を実現できる。例えばＡ−１０、Ｂ＝１０、Ｃ−２０
、Ｄ−２０の場合を考えると、記憶容量としては、５０
０種類となり実現できる歪特性は４００００種頻とな６
゜したがって従来のトランスバーサル型等化器の制御装
置に比べて３９５００種頻に対種類記憶容量を削減でき
る。
の制御装置は（（ＡｘＢ） ＋（ＣｘＤ）１種類に対す
る記憶容量で（（ＡＸＢ）Ｘ （ＣＸＤ））種類の歪特
性を実現できる。例えばＡ−１０、Ｂ＝１０、Ｃ−２０
、Ｄ−２０の場合を考えると、記憶容量としては、５０
０種類となり実現できる歪特性は４００００種頻とな６
゜したがって従来のトランスバーサル型等化器の制御装
置に比べて３９５００種頻に対種類記憶容量を削減でき
る。
第２実施例では本発明によるトランスバーサル型等化器
の制御装置は、振幅歪および群遅延時間歪の量に対する
タップ係数を次数毎に記憶し演算回路６で畳み込み積分
を繰り返すことにより複合歪に対するタップ係数はすべ
て算出できる。このように本発明の装置は前記の例によ
れば記憶容量は、 Ａ十Ｂ＋Ｃ＋Ｄ＝６０ 種類となり、実現できる歪特性は、 Ａ Ｘ Ｂ ｘ Ｃｘ Ｄ ＝４００００種類となる。
の制御装置は、振幅歪および群遅延時間歪の量に対する
タップ係数を次数毎に記憶し演算回路６で畳み込み積分
を繰り返すことにより複合歪に対するタップ係数はすべ
て算出できる。このように本発明の装置は前記の例によ
れば記憶容量は、 Ａ十Ｂ＋Ｃ＋Ｄ＝６０ 種類となり、実現できる歪特性は、 Ａ Ｘ Ｂ ｘ Ｃｘ Ｄ ＝４００００種類となる。
このように複合歪の組み合わせが複雑になるほど著しく
記憶容量を削減できる。
記憶容量を削減できる。
本発明は、トランスバーサル型等化器で、タップ係数を
決定する制御回路内に演算手段を備えることによって、
すべての歪特性に対するタップ係数を次数毎に記憶すれ
ばよく、したがって、記憶回路の記憶容量を著しく削減
できる。
決定する制御回路内に演算手段を備えることによって、
すべての歪特性に対するタップ係数を次数毎に記憶すれ
ばよく、したがって、記憶回路の記憶容量を著しく削減
できる。
第１図は、トランスバーサル型等化器、特にその制御回
路のブロック構成図。 第２図は、第１図におけるトランスバーサルフィルタ１
のブロック構成図。 １・・・トランスバーサルフィルタ、２・・・制御卸回
路、３・・・ディジタル・アナログ変換回路、４・・・
サミールスイッチ、５・・・記憶回路、６・・・演算手
段、７・・・タップ係数を制御する信号、８・・・単位
遅延素子、９・・・重み付は回路。 Ｍ １ 図 ７１２ 口 手続補正書 昭和ｔｏ年６月ψ口 昭和５９年特 許ｖ ｍ ５８８８４ ｑ２、発明の名
称 トランスパ゛−サル’ｌ”Ｊｒイ乙矛蓼３、 補正
をする者 事件との関係 特許出願人 ４、代理人 明細書第６頁第５行目〜同頁第６行目の式−−−−−−
（２１Ｊを −−−−−−−−−（２＋ ただし、Ｎはタップ数、ｔｏはｔｏ＝ｎＴｓｎは整数
」 と補正する。
路のブロック構成図。 第２図は、第１図におけるトランスバーサルフィルタ１
のブロック構成図。 １・・・トランスバーサルフィルタ、２・・・制御卸回
路、３・・・ディジタル・アナログ変換回路、４・・・
サミールスイッチ、５・・・記憶回路、６・・・演算手
段、７・・・タップ係数を制御する信号、８・・・単位
遅延素子、９・・・重み付は回路。 Ｍ １ 図 ７１２ 口 手続補正書 昭和ｔｏ年６月ψ口 昭和５９年特 許ｖ ｍ ５８８８４ ｑ２、発明の名
称 トランスパ゛−サル’ｌ”Ｊｒイ乙矛蓼３、 補正
をする者 事件との関係 特許出願人 ４、代理人 明細書第６頁第５行目〜同頁第６行目の式−−−−−−
（２１Ｊを −−−−−−−−−（２＋ ただし、Ｎはタップ数、ｔｏはｔｏ＝ｎＴｓｎは整数
」 と補正する。
Claims (1)
- 【特許請求の範囲】 ＋１１ 人力信号通路に継続接続された複数の単位遅延
素子と、 この遅延素子の接続点から分岐された信号が通過する複
数の重み付は回路と、 上記重み付は回路のタップ係数設定条件を記憶する記憶
回路と、 この記憶回路の記憶内容を読出ず制御回路と、この制御
回路の出力をアナログ信号に変換するディジタル・アナ
ログ変換回路と を備えたトランスバーサル型等化器において、上記制御
回路に、タップ係数の個別の設定条件の組合せを演算す
る演算手段を備えたことを特徴とするトランスバーサル
型等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5888484A JPS60201716A (ja) | 1984-03-26 | 1984-03-26 | トランスバ−サル型等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5888484A JPS60201716A (ja) | 1984-03-26 | 1984-03-26 | トランスバ−サル型等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201716A true JPS60201716A (ja) | 1985-10-12 |
Family
ID=13097194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5888484A Pending JPS60201716A (ja) | 1984-03-26 | 1984-03-26 | トランスバ−サル型等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481564A (en) * | 1990-07-20 | 1996-01-02 | Fujitsu Limited | Received data adjusting device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720010A (en) * | 1980-07-09 | 1982-02-02 | Casio Comput Co Ltd | Digital filter device |
-
1984
- 1984-03-26 JP JP5888484A patent/JPS60201716A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720010A (en) * | 1980-07-09 | 1982-02-02 | Casio Comput Co Ltd | Digital filter device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481564A (en) * | 1990-07-20 | 1996-01-02 | Fujitsu Limited | Received data adjusting device |
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