JPS6058604B2 - 傾斜形可変等化器 - Google Patents
傾斜形可変等化器Info
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- JPS6058604B2 JPS6058604B2 JP52043561A JP4356177A JPS6058604B2 JP S6058604 B2 JPS6058604 B2 JP S6058604B2 JP 52043561 A JP52043561 A JP 52043561A JP 4356177 A JP4356177 A JP 4356177A JP S6058604 B2 JPS6058604 B2 JP S6058604B2
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- Japan
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- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
- H04B3/14—Control of transmission; Equalising characterised by the equalising network used
- H04B3/143—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers
- H04B3/145—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers variable equalisers
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters And Equalizers (AREA)
- Networks Using Active Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
本発明は通信ケーブル等電送路の電送特性等の周波数
特性の変動を補償する可変等化器に関する。
特性の変動を補償する可変等化器に関する。
従来の可変等化器は、周波数ｆによりインピーダンスも
しくは伝達特性の値Ｙ（ｆ）の変わる回路と、周波数に
よらずインピーダンスもしくは伝達特性の値ｘのみ可変
の回路とにより構成されていて、その伝達特性は（１）
式の伝達関数ｖ（Ｆ，ｘ）で表わされる如きものである
。
しくは伝達特性の値Ｙ（ｆ）の変わる回路と、周波数に
よらずインピーダンスもしくは伝達特性の値ｘのみ可変
の回路とにより構成されていて、その伝達特性は（１）
式の伝達関数ｖ（Ｆ，ｘ）で表わされる如きものである
。
この伝達特性はｘ＝０〜１に変えたときＹ（ｆ）〜１／
Ｙ（ｆ）まで可変であるが、実際には伝送路の特性は１
〜Ｙ（ｆ）２の間を変化するので、可変等化器としては
これを補償すべく１〜１／Ｙ（ｆ）（ｅ）の間で可変に
したい。
Ｙ（ｆ）まで可変であるが、実際には伝送路の特性は１
〜Ｙ（ｆ）２の間を変化するので、可変等化器としては
これを補償すべく１〜１／Ｙ（ｆ）（ｅ）の間で可変に
したい。
このために（１）式の伝達特性を示す可変等化器回路に
１／Ｙ（ｆ）なる伝達特性をもつた回路（固定等化器）
を縦続接続して所望の可変特性を実現していた。従つて
従来の可変等化器は全体としては第１図に示す如き回路
構成となつていた。後述する本願発明の理解を容易にす
るため第１図に基づき従来の回路構成並に機能について
以下簡単に説明する。
１／Ｙ（ｆ）なる伝達特性をもつた回路（固定等化器）
を縦続接続して所望の可変特性を実現していた。従つて
従来の可変等化器は全体としては第１図に示す如き回路
構成となつていた。後述する本願発明の理解を容易にす
るため第１図に基づき従来の回路構成並に機能について
以下簡単に説明する。
端子１〜端子２の回路が（１）式の伝達特性を実現する
もので、加算器４と、ＸがＯ−ωに変わる可変伝送回路
（以下可変素子と略称する）５と、加算器６が縦続接続
され、上記可変素子５の出力端から伝達関数Ｙ（ｆ）で
あられされる伝達特性をもつた補助回路７を介して加算
器４へのフィードバックバスを形成し、上記可変素子５
の入力端から同じく伝達関数Ｙ（ｆ）であられされる伝
達特性をもつた補助回路８を介して加算器６へのフイー
ドフオワードパスを形成するように構成されている。
もので、加算器４と、ＸがＯ−ωに変わる可変伝送回路
（以下可変素子と略称する）５と、加算器６が縦続接続
され、上記可変素子５の出力端から伝達関数Ｙ（ｆ）で
あられされる伝達特性をもつた補助回路７を介して加算
器４へのフィードバックバスを形成し、上記可変素子５
の入力端から同じく伝達関数Ｙ（ｆ）であられされる伝
達特性をもつた補助回路８を介して加算器６へのフイー
ドフオワードパスを形成するように構成されている。
この回路構成と（１）式との対応は次のとおりである。
（１）式を分解して書き直すとつぎの（２）式のように
なる。入力端子１から可変素子５の入力端への伝達特性
は一」一ーである。
なる。入力端子１から可変素子５の入力端への伝達特性
は一」一ーである。
これより入力端子１から可ＸＹ（０＋１変素子５の出力
端への伝達特性は一」一ー・ｘで
ＸＹ（０＋１あり、入力端子１から補助回路８の
出力端への伝達特性は一」一ー・Ｙ（ｆ）であることが
わか ＸＹ（０＋１る。
端への伝達特性は一」一ー・ｘで
ＸＹ（０＋１あり、入力端子１から補助回路８の
出力端への伝達特性は一」一ー・Ｙ（ｆ）であることが
わか ＸＹ（０＋１る。
この両特性が加算器６で加え合わされることになるから
、端子１〜端子２の間では（２）式（すなわち（１）式
）の伝達特性を有する回路が構成されていることになる
。この端子２に１／Ｙ（ｆ）なる・回路（固定等化器）
９を縦続接続すると、回路全体としての伝達特性は（１
）式／Ｙ（ｆ）となる。すなわち入力端子１〜出力端子
３間の伝達特性は、つぎの（３）式の伝達関数で表わさ
れとなる。
、端子１〜端子２の間では（２）式（すなわち（１）式
）の伝達特性を有する回路が構成されていることになる
。この端子２に１／Ｙ（ｆ）なる・回路（固定等化器）
９を縦続接続すると、回路全体としての伝達特性は（１
）式／Ｙ（ｆ）となる。すなわち入力端子１〜出力端子
３間の伝達特性は、つぎの（３）式の伝達関数で表わさ
れとなる。
この式から分るように、ｘ＝０〜１に変えたときこの回
路構成の伝達特性は１〜１／Ｙ（ｆ）２の間で変化させ
ることができる。またこの（３）式においてｘ＝１とし
た場合の基準特性が１／Ｙ（ｆ）で傾斜しているから、
この特性を備えた可変等化器を通常傾斜型可変等化器と
呼んでいる（これに対し（１）式の特性を示すものを平
坦型可変等化器と呼んでいる）。このようにして所望の
傾斜型可変性をもつた可変等化器が平坦型可変等化器と
固定等化器の組み合せで構成されるのであるが、回路の
構成要素としてＹ（ｆ）なる伝達特性をもつた補助回路
７及び８の２個に加えて固定等化器１個が必要となり回
路が複雑になつていた。
路構成の伝達特性は１〜１／Ｙ（ｆ）２の間で変化させ
ることができる。またこの（３）式においてｘ＝１とし
た場合の基準特性が１／Ｙ（ｆ）で傾斜しているから、
この特性を備えた可変等化器を通常傾斜型可変等化器と
呼んでいる（これに対し（１）式の特性を示すものを平
坦型可変等化器と呼んでいる）。このようにして所望の
傾斜型可変性をもつた可変等化器が平坦型可変等化器と
固定等化器の組み合せで構成されるのであるが、回路の
構成要素としてＹ（ｆ）なる伝達特性をもつた補助回路
７及び８の２個に加えて固定等化器１個が必要となり回
路が複雑になつていた。
以上は従来例として一次の可変等化器を用いて説明した
が、さらに高精度の可変等化器が要求される場合には２
次の可変等化器を用いるが、この場合にも第２図に示す
ごとく同様のことが行われているので簡単に補足して説
明する。
が、さらに高精度の可変等化器が要求される場合には２
次の可変等化器を用いるが、この場合にも第２図に示す
ごとく同様のことが行われているので簡単に補足して説
明する。
第２図において、端子１０〜端子１１の間の回路が（４
）式で示される２次の平坦型可変等化器の特性を実現す
るものである。
）式で示される２次の平坦型可変等化器の特性を実現す
るものである。
端子１１に１／Ｙ（ｆ）なる回路（固定等化器）１３を
縦続接続しているので、回路全体としての伝達特性は（
４）式／Ｙ（ｆ）となる。
縦続接続しているので、回路全体としての伝達特性は（
４）式／Ｙ（ｆ）となる。
すなわち入力狸早１ｎ−＋士？竿１９古の午凛紬任ｌ→
−占）青アて２次の傾斜型可変等化器の伝達特性を実現
している。但し、ｙの添字の２は２次を、ｅは傾斜型を
それぞれ示すものとする。
−占）青アて２次の傾斜型可変等化器の伝達特性を実現
している。但し、ｙの添字の２は２次を、ｅは傾斜型を
それぞれ示すものとする。
この特性を実現するために第２図に示したように、回路
の構成要素においては加算器１４と、ｘがＯ−１に変わ
る可変素子１５と１６と、加算器１７と、Ｙ（ｆ）なる
伝達特性をもつた補助回路１８と１９と、ｙ（ｆ）なる
伝達特性をもつた補助回路２０及び１／Ｙ（ｆ）なる回
路（固定等化器）１３が必要となるために、回路が複雑
となつていた。
の構成要素においては加算器１４と、ｘがＯ−１に変わ
る可変素子１５と１６と、加算器１７と、Ｙ（ｆ）なる
伝達特性をもつた補助回路１８と１９と、ｙ（ｆ）なる
伝達特性をもつた補助回路２０及び１／Ｙ（ｆ）なる回
路（固定等化器）１３が必要となるために、回路が複雑
となつていた。
本発明の目的は上記の如き従来の回路構成における複雑
さを緩和し、回路の簡易化を図つた傾斜型可変等化器を
提供することにある。
さを緩和し、回路の簡易化を図つた傾斜型可変等化器を
提供することにある。
上記の目的を達成するために、本発明の傾斜型可変等化
器１／Ｙ（ｆ）なる回路を可変等化器回路の構成要素と
して用いることによつて前述の（３）式あるいは（５）
式で表わされる傾斜型の伝達特性を直接的に得られるよ
うにしたものであつて、以下、実施例により詳細に説明
する。
器１／Ｙ（ｆ）なる回路を可変等化器回路の構成要素と
して用いることによつて前述の（３）式あるいは（５）
式で表わされる傾斜型の伝達特性を直接的に得られるよ
うにしたものであつて、以下、実施例により詳細に説明
する。
第３図は本発明の一実施例を示す回路構成図である。
以下の図に於て、前述のものと同一符号のものは同一又
は均等な役割をはたす構成要素を示すものとする。本実
施例の回路は、加算器４と可変素子５と伝達関数１／Ｙ
（ｆ）を実現する回路９と加算器６を縦続接続してフオ
ワードパスを形成し、前記可変素子５の入力端と前記加
算器６とを直結して周波数特性を持たない固定特性のフ
イードフオワードパス２１を形成し、前記可変素子５の
出力端からｙ（ｆ）なる伝達特性ををもつた補助回路７
を介して加算器４へのフィードバックバスを形成して構
成されている。
は均等な役割をはたす構成要素を示すものとする。本実
施例の回路は、加算器４と可変素子５と伝達関数１／Ｙ
（ｆ）を実現する回路９と加算器６を縦続接続してフオ
ワードパスを形成し、前記可変素子５の入力端と前記加
算器６とを直結して周波数特性を持たない固定特性のフ
イードフオワードパス２１を形成し、前記可変素子５の
出力端からｙ（ｆ）なる伝達特性ををもつた補助回路７
を介して加算器４へのフィードバックバスを形成して構
成されている。
このようにして構成された回路の動作は次のとおりであ
る。
る。
入力端子１から可変素子５の入力端への伝達特性は一」
一ーとなり、これが加算器６の一方の入ＸＹ（０＋１力
に接続される。
一ーとなり、これが加算器６の一方の入ＸＹ（０＋１力
に接続される。
また可変素子５の出力端への伝達特性は−３−で回路９
を通つて１／Ｙ（ｆ） ＸＹ（０＋１が乗ぜられ加算
器６のもう一方の入力に接続される。
を通つて１／Ｙ（ｆ） ＸＹ（０＋１が乗ぜられ加算
器６のもう一方の入力に接続される。
従つて加算器で加算された結果として端子１〜端子３間
の伝達特性は ，となり（３）式と同一の式が得ら
れている。
の伝達特性は ，となり（３）式と同一の式が得ら
れている。
すなわち本実施例の回路構成により（３）式に示した傾
斜型の伝達特性をもつた可変等化器が得られたわけで、
第１図に示した従来の回路構成に比べてＹ（ｆ）なる伝
達特性をもつた補助回路が１つ不要となり、構成の簡易
化上有効である。第４図は本発明による他の実施例で、
第２図に示された従来例に対応する２次の傾斜型可変等
化器の回路構成図である。
斜型の伝達特性をもつた可変等化器が得られたわけで、
第１図に示した従来の回路構成に比べてＹ（ｆ）なる伝
達特性をもつた補助回路が１つ不要となり、構成の簡易
化上有効である。第４図は本発明による他の実施例で、
第２図に示された従来例に対応する２次の傾斜型可変等
化器の回路構成図である。
加算器１４と、第１の可変素子（可変伝送回路）１５及
び第２の可変素子１６と、加算器１７と伝達関数１／Ｙ
（ｆ）を実現する回路１３と、加算器２２とを縦続接続
してフオワードパスを形成し、前記可変素子１５の入力
端と前記加算器２２とを直結して第１のフイードフオワ
ードパス２３を形成し、前記第２の可変素子１６の出力
端からＹ（ｆ）なる伝達特性をもつた補助回路１８を介
して加算器１４への第１ののフィードバックバスを形成
し、前記２つの可変素子１５と１６の中間からｙ（ｆ）
なる伝達特性をもつた補助回路２０を介して加算器１４
と加算器１７へそれぞれ接続した第２ののフィードバッ
クバス及び第２のフ“イードフオワードパスを形成して
可変等化器が構成されている。
び第２の可変素子１６と、加算器１７と伝達関数１／Ｙ
（ｆ）を実現する回路１３と、加算器２２とを縦続接続
してフオワードパスを形成し、前記可変素子１５の入力
端と前記加算器２２とを直結して第１のフイードフオワ
ードパス２３を形成し、前記第２の可変素子１６の出力
端からＹ（ｆ）なる伝達特性をもつた補助回路１８を介
して加算器１４への第１ののフィードバックバスを形成
し、前記２つの可変素子１５と１６の中間からｙ（ｆ）
なる伝達特性をもつた補助回路２０を介して加算器１４
と加算器１７へそれぞれ接続した第２ののフィードバッ
クバス及び第２のフ“イードフオワードパスを形成して
可変等化器が構成されている。
このように構成された回路の動作は次のとおりである。
入力端子１０から可変素子１５の入力端への伝達特性は
ーーー」−ーーー（＝Ａとおく）とな Ｘ２Ｙ（ｆ）十
萼σ）＋１り、これが加算器２２の一方の入力に接続さ
れる。
ーーー」−ーーー（＝Ａとおく）とな Ｘ２Ｙ（ｆ）十
萼σ）＋１り、これが加算器２２の一方の入力に接続さ
れる。
加算器１７ではＡ−！とＡ−Ｘｙ（ｆ）が加，算され、
さらに回路１３を通つて砧Ｙく乗ぜられ加算器２２のも
う一方の入力に接続される。すなわち（Ａ−Ｘ２＋Ａ−
Ｘｙ（ｆ））±（＝Ｂとおく）が加
Ｙ（０算器２２に接続される。
さらに回路１３を通つて砧Ｙく乗ぜられ加算器２２のも
う一方の入力に接続される。すなわち（Ａ−Ｘ２＋Ａ−
Ｘｙ（ｆ））±（＝Ｂとおく）が加
Ｙ（０算器２２に接続される。
従つて加算器２２でＡとＢの加算が行なわれ、その結果
として端子１０〜端子１２間の伝達特性はとなり（５）
式と同一の式が得られている。
として端子１０〜端子１２間の伝達特性はとなり（５）
式と同一の式が得られている。
従つて本実施例の回路構成により（５）式に示した２次
の傾斜型の伝達特性をもつた可変等化器が得られたわけ
で、第２図に示した従来の回路構成に比べてＹ（ｆ）な
る伝達特性をもつた補助回路が１つ不要となり、構成の
簡易化上有効である。以上述べたように本発明によれば
傾斜型可変等化器を直接的に実現することによりＹ（ｆ
）なる伝達特性をもつた補助回路を１つ省くことができ
回路構成が簡単化される。この補助回路はＹ（ｆ）なる
伝達特性を実現するために極めて高精度の素子を必要と
し、組立・調整も難かしいために非常に高価なもので、
可変等化器の価格の主要部分を占めるものである。従つ
て補助回路を減らすことができたことは価格低減に大き
な効果を有し、通信装置等の経済化に寄与するところが
極めて大きい。なお本発明の説明にあたつては、１次及
び２次の傾斜型可変等化器を例にとつて述べたけれど、
本発明をさらに高次の傾斜型可変等化器に適用できるこ
とは言うまでもないことである。
の傾斜型の伝達特性をもつた可変等化器が得られたわけ
で、第２図に示した従来の回路構成に比べてＹ（ｆ）な
る伝達特性をもつた補助回路が１つ不要となり、構成の
簡易化上有効である。以上述べたように本発明によれば
傾斜型可変等化器を直接的に実現することによりＹ（ｆ
）なる伝達特性をもつた補助回路を１つ省くことができ
回路構成が簡単化される。この補助回路はＹ（ｆ）なる
伝達特性を実現するために極めて高精度の素子を必要と
し、組立・調整も難かしいために非常に高価なもので、
可変等化器の価格の主要部分を占めるものである。従つ
て補助回路を減らすことができたことは価格低減に大き
な効果を有し、通信装置等の経済化に寄与するところが
極めて大きい。なお本発明の説明にあたつては、１次及
び２次の傾斜型可変等化器を例にとつて述べたけれど、
本発明をさらに高次の傾斜型可変等化器に適用できるこ
とは言うまでもないことである。
第１図及び第２図は従来の傾斜型可変等化器の回路構成
図、第３図及び第４図は本発明による傾斜型可変等化器
の実施例を示す回路構成図てある。 １，２，３，１０，１１，１２・・・端子、４，６，１
４，１７，２２・・・加算器、５，１５，１６・・・可
変素子（可変伝送回路）、７，８，１８，１９・・・Ｙ
（ｆ）なる伝達特性をもつた補助回路、９，１３・・・
１／Ｙ（ｆ）なる伝達特性をもつた回路、２０・・・ｙ
（ｆ）なる伝達特性をもつた補助回路、２１，２３・・
・フイードフオワードパス。
図、第３図及び第４図は本発明による傾斜型可変等化器
の実施例を示す回路構成図てある。 １，２，３，１０，１１，１２・・・端子、４，６，１
４，１７，２２・・・加算器、５，１５，１６・・・可
変素子（可変伝送回路）、７，８，１８，１９・・・Ｙ
（ｆ）なる伝達特性をもつた補助回路、９，１３・・・
１／Ｙ（ｆ）なる伝達特性をもつた回路、２０・・・ｙ
（ｆ）なる伝達特性をもつた補助回路、２１，２３・・
・フイードフオワードパス。
Claims (1)
- 【特許請求の範囲】 １ 入力端につながる第１の加算器と、該第１の加算器
の出力をとり込み、周波数ｆによらずインピーダンスも
しくは伝達特性の値ｘのみを可変する可変素子と、該可
変素子の出力をとり込み、周波数ｆによりインピーダン
スもしくは伝達特性の値が１／Ｙ（ｆ）で変化する第１
の回路と、該第１の回路の出力をとり込み、出力端に出
力する第２の加算器とを縦続接続したフオワードパスと
、該可変素子の出力を周波数ｆによりインピーダンスも
しくは伝達特性の値がＹ（ｆ）で変化する第２の回路を
介して、該第１の加算器へ符号を変えて入力するフィー
ドバックパスと、該第１の加算器の出力を該第２の加算
器へ直接入力するフィードフオワードパスとからなるこ
とを特徴とする傾斜形可変等化器。 ２ 入力端につながる第１のの加算器と、該第１の加算
器の出力をとり込み、周波数ｆによらずインピーダンス
もしくは伝達特性の値ｘのみを可変する第１の可変素子
と、該第１の可変素子の出力をとり込み、周波数ｆによ
らずインピーダンスもしくは伝達特性の値ｘのみを可変
する第２の可変素子と、該第２の可変素子の出力をとり
込む第２の加算器と、該第２の加算器の出力をとり込み
、周波数ｆによりインピーダンスもしくは伝達特性の値
が１／Ｙ（ｆ）で変化する第１のの回路と、該第１の回
路の出力をとり込み、出力端に出力する第３の加算器と
を縦続接続したフオワードパスと、該第２のの可変素子
の出力を周波数ｆによりインピーダンスもしくは伝達特
性の値がＹ（ｆ）で変化する第２の回路を介して、該第
１のの加算器へ符号を変えて入力する第１ののフィード
バックパスと、該第１のの可変素子の出力を周波数ｆに
よりインピーダンスもしくは伝達特性の値がｙ（ｆ）で
変化する第３の回路を介して、該第１の加算器へ符号を
変えて入力する第２ののフィードバックパスと、該第１
の加算器の出力を第３の加算器へ直接入力する第１のフ
ィードバックパスと、該第１の可変素子の出力を該第３
の回路を介して、該第２の加算器へ入力する第２のフイ
ードフオワードパスとからなることを特徴とする傾斜形
可変等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043561A JPS6058604B2 (ja) | 1977-04-18 | 1977-04-18 | 傾斜形可変等化器 |
| US05/893,014 US4204176A (en) | 1977-04-18 | 1978-04-03 | Variable equalizer |
| DE2816831A DE2816831C3 (de) | 1977-04-18 | 1978-04-18 | Variabler Entzerrer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043561A JPS6058604B2 (ja) | 1977-04-18 | 1977-04-18 | 傾斜形可変等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53128958A JPS53128958A (en) | 1978-11-10 |
| JPS6058604B2 true JPS6058604B2 (ja) | 1985-12-20 |
Family
ID=12667149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52043561A Expired JPS6058604B2 (ja) | 1977-04-18 | 1977-04-18 | 傾斜形可変等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4204176A (ja) |
| JP (1) | JPS6058604B2 (ja) |
| DE (1) | DE2816831C3 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4273963A (en) * | 1979-05-25 | 1981-06-16 | Bell Telephone Laboratories, Incorporated | Automatic equalization for digital transmission systems |
| US4745622A (en) * | 1986-07-29 | 1988-05-17 | Integrated Network Corporation | Equalizer for digital transmission systems |
| US5280346A (en) * | 1992-10-23 | 1994-01-18 | Ross John D | Equalizing amplifier |
| DE4310554C2 (de) * | 1993-03-31 | 1997-03-13 | Siemens Ag | Einstellbarer Fächerentzerrer |
| US5805031A (en) * | 1996-09-03 | 1998-09-08 | Advanced Micro Devices, Inc. | Transistor ratio controlled CMOS transmission line equalizer |
| CA2224261A1 (en) * | 1997-12-09 | 1999-06-09 | Philsar Electronics Inc. | Low phase noise, high q, high gain amplifier in an integrated circuit |
| RU202468U1 (ru) * | 2020-10-13 | 2021-02-19 | Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный электротехнический университет "ЛЭТИ" им. В.И. Ульянова (Ленина)" | Перестраиваемый активный амплитудный RC-корректор |
| RU207908U1 (ru) * | 2021-05-14 | 2021-11-23 | Федеральное государственное бюджетное научное учреждение "Институт экспериментальной медицины" (ФГБНУ "ИЭМ") | Перестраиваемый активный RC режекторный фильтр для электрофизиологических сигналов |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2981892A (en) * | 1960-03-22 | 1961-04-25 | Bell Telephone Labor Inc | Delay network |
| DE2059728C3 (de) * | 1970-12-04 | 1973-09-20 | Wandel U. Goltermann, 7410 Reutlingen | Spulenloser Dampfungs und Lauf zeitentzerrer |
| DE2360984C3 (de) * | 1973-12-07 | 1979-12-20 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Grundschaltung für Allpass-Nachhall-Einrichtung mit einer MOS-Verzögerungsleitung |
-
1977
- 1977-04-18 JP JP52043561A patent/JPS6058604B2/ja not_active Expired
-
1978
- 1978-04-03 US US05/893,014 patent/US4204176A/en not_active Expired - Lifetime
- 1978-04-18 DE DE2816831A patent/DE2816831C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2816831C3 (de) | 1981-02-19 |
| DE2816831A1 (de) | 1978-10-19 |
| JPS53128958A (en) | 1978-11-10 |
| DE2816831B2 (de) | 1980-06-04 |
| US4204176A (en) | 1980-05-20 |
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