JPS58215815A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
- Publication number
- JPS58215815A JPS58215815A JP9876182A JP9876182A JPS58215815A JP S58215815 A JPS58215815 A JP S58215815A JP 9876182 A JP9876182 A JP 9876182A JP 9876182 A JP9876182 A JP 9876182A JP S58215815 A JPS58215815 A JP S58215815A
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- JP
- Japan
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- transistor
- circuit
- collector
- power supply
- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコンノ（レータ回路に係り、特に入力信号レベ
ルの許容範囲の拡大に関する。
ルの許容範囲の拡大に関する。
従来、レベル変換、電圧コン・ぐレート等を行なう回路
として差動入力の電圧コンパレータが広く使用されてい
る。
として差動入力の電圧コンパレータが広く使用されてい
る。
第１図は従来の電圧コンパレータの一例を示す回路図で
差動回路を構成する同導電型、たとえばＰＮＰ型の一対
のトランジスタＱ＋ 、Ｑｚのエミッタを共通に定電
流源Ｉを介して直流電源の一方の出力ｖｃムに接続して
いる。そして一方のトランジスタＱ、のペースに比較す
べき入力電圧ｖｌｎを与え、他方のトランジスタＱ、の
ペースに基準電圧Ｖｒ＠ｆを与えるようにしている。
差動回路を構成する同導電型、たとえばＰＮＰ型の一対
のトランジスタＱ＋ 、Ｑｚのエミッタを共通に定電
流源Ｉを介して直流電源の一方の出力ｖｃムに接続して
いる。そして一方のトランジスタＱ、のペースに比較す
べき入力電圧ｖｌｎを与え、他方のトランジスタＱ、の
ペースに基準電圧Ｖｒ＠ｆを与えるようにしている。
そしてとの差動回路のコレクタ負荷としてカレントミラ
ー回路を介挿するようにしている。このカレントミラー
回路は上記差動回路とは異なる導電型の一対のＮＰＮ型
トランジスタＱｓ＋Ｑ、のペースおよびエミッタをそれ
ぞれ共通に接続し、エミッタを直流電源の他方の出力Ｖ
ＩＥに接続している。そしてこのカレントミラー回路の
各トランジスタＱ８ 、Ｑ４のコレクタを上記差動回
路の各トランジスタＱ１ 、Ｑ！のコレクタにそれぞれ
接続している。さらにこのカレントミラー回路の一方の
トランジスタＱ、のコレクタを出力トランジスタＱ、の
ペースに接続し、他方のトランジスタＱ４のペース・コ
レクタを共通に接続している。そして上記出力トランジ
スタＱ、のエミッタは上記電源ＶＩＥに接続し、コレク
タから出力ＯＵＴを導出するとともに負荷抵抗札を介し
て上記電源ＶＣＣに接続している。なお上記直流電源の
一方の出力ＶＣＣには正極性、他方の出力ｖｖｇには負
極性の所定電圧を印加する。
ー回路を介挿するようにしている。このカレントミラー
回路は上記差動回路とは異なる導電型の一対のＮＰＮ型
トランジスタＱｓ＋Ｑ、のペースおよびエミッタをそれ
ぞれ共通に接続し、エミッタを直流電源の他方の出力Ｖ
ＩＥに接続している。そしてこのカレントミラー回路の
各トランジスタＱ８ 、Ｑ４のコレクタを上記差動回
路の各トランジスタＱ１ 、Ｑ！のコレクタにそれぞれ
接続している。さらにこのカレントミラー回路の一方の
トランジスタＱ、のコレクタを出力トランジスタＱ、の
ペースに接続し、他方のトランジスタＱ４のペース・コ
レクタを共通に接続している。そして上記出力トランジ
スタＱ、のエミッタは上記電源ＶＩＥに接続し、コレク
タから出力ＯＵＴを導出するとともに負荷抵抗札を介し
て上記電源ＶＣＣに接続している。なお上記直流電源の
一方の出力ＶＣＣには正極性、他方の出力ｖｖｇには負
極性の所定電圧を印加する。
このようにすれば正常な動作状態では、たとえばｖｉｎ
≧Ｖｒｅｆの場合、差動回路の一方のトランジスタＱｌ
はＯＦＦ、他方のトランジスタＱｔはＯＮする。したが
って、カレントミラー回路の両トランジスタＱ３ 、
Ｑ４はＯＮとなシ、出力トランジスタＱ、はペース電流
が流れないために０ＦＦＬ、出力ＯＵＴは′Ｈ”レベル
となる。
≧Ｖｒｅｆの場合、差動回路の一方のトランジスタＱｌ
はＯＦＦ、他方のトランジスタＱｔはＯＮする。したが
って、カレントミラー回路の両トランジスタＱ３ 、
Ｑ４はＯＮとなシ、出力トランジスタＱ、はペース電流
が流れないために０ＦＦＬ、出力ＯＵＴは′Ｈ”レベル
となる。
またｖＩｎ ＜ Ｖｒｅｆの場合は、差動回路の一方の
トランジスタＱ、はＯＮ、他方のトランジスタＱ。
トランジスタＱ、はＯＮ、他方のトランジスタＱ。
はＯＦＦする。このためにカレントミラー回路の両トラ
ンジスタＱ３ 、Ｑ４はＯＦＦし、出力トランジスタ
Ｑ、はペースに定電流源■からの電流が流れ込んでＯＮ
し、出力ＯＵＴは“Ｌ＃レベルとなる。
ンジスタＱ３ 、Ｑ４はＯＦＦし、出力トランジスタ
Ｑ、はペースに定電流源■からの電流が流れ込んでＯＮ
し、出力ＯＵＴは“Ｌ＃レベルとなる。
しかしながらここで入力電圧ｖＩｎに電源ＶＩＥと同電
位が与えられると、 Ｖｃ＋ｃ（Ｑ＋ ） ＝ Ｖｎｇ（Ｑ＋） Ｖ＋ｔ（
Ｑｓ）さＯ すなわち差動回路の一方のトランジスタＱ＋のコレクタ
拳エミッタ間電圧Ｖｃｍ（Ｑ＋）は、そのペース拳エミ
ッタ間電圧ＶＯかも出力トランジスタＱ、のペース・エ
ミッタ間電圧ｖＢｘを減じたものとして与えられ、この
値は略零となる。このために上記トランジスタＱ１はト
ランジスタとして動作しなくなシ、そのエミッタ・ペー
スが単なるダイオードとして作用することになる。
位が与えられると、 Ｖｃ＋ｃ（Ｑ＋ ） ＝ Ｖｎｇ（Ｑ＋） Ｖ＋ｔ（
Ｑｓ）さＯ すなわち差動回路の一方のトランジスタＱ＋のコレクタ
拳エミッタ間電圧Ｖｃｍ（Ｑ＋）は、そのペース拳エミ
ッタ間電圧ＶＯかも出力トランジスタＱ、のペース・エ
ミッタ間電圧ｖＢｘを減じたものとして与えられ、この
値は略零となる。このために上記トランジスタＱ１はト
ランジスタとして動作しなくなシ、そのエミッタ・ペー
スが単なるダイオードとして作用することになる。
したがってこの状態では定電流源Ｉの電流は全てトラン
ジスタＱ、のペースから流れ出し出力トランジスタＱ、
のペースには流れなくなる。
ジスタＱ、のペースから流れ出し出力トランジスタＱ、
のペースには流れなくなる。
したがって、このような状況では出力トランジスタＱ！
ＩはＯＦＦに近い不安定な状態となり誤動作することに
なる。
ＩはＯＦＦに近い不安定な状態となり誤動作することに
なる。
本発明は上記の事情に鑑みてなされたもので差動回路を
構成するトランジスタへ与えられる入力電圧が該トラン
ジスタのコレクタ電位に極めて近く、あるいはこのコレ
クタ電位を越える場合にも正常に動作することができる
コン／４’レータ回路を提供することを目的とするもの
である。
構成するトランジスタへ与えられる入力電圧が該トラン
ジスタのコレクタ電位に極めて近く、あるいはこのコレ
クタ電位を越える場合にも正常に動作することができる
コン／４’レータ回路を提供することを目的とするもの
である。
〔発明の概要〕
すなわち本発明は入力信号を与えられる差動回路のトラ
ンジスタをエミッタフォロワとして゛動作させるととも
に、との差動回路の基準電圧側のトランジスタのコレク
タにカレントミラー回路を介挿し、このカレントミラー
回路を定電流源で駆動することを特徴とするものである
。
ンジスタをエミッタフォロワとして゛動作させるととも
に、との差動回路の基準電圧側のトランジスタのコレク
タにカレントミラー回路を介挿し、このカレントミラー
回路を定電流源で駆動することを特徴とするものである
。
以下本発明の一実施例を第１図と同一部分に同一符号を
付与して第２図に示す回路図を参照して詳細に説明する
。すなわち、差動回路の一方のトランジスタＱ＋のコレ
クタを直接に電源ＶＥｇに接続し、かつ共通接続にした
エミッタを第１の定電流理工、を介して電源ＶＣＣに接
続している。またカレントミラー回路の一方のトランジ
スタＱ３のコレクタを第２の定電流源Ｉ。
付与して第２図に示す回路図を参照して詳細に説明する
。すなわち、差動回路の一方のトランジスタＱ＋のコレ
クタを直接に電源ＶＥｇに接続し、かつ共通接続にした
エミッタを第１の定電流理工、を介して電源ＶＣＣに接
続している。またカレントミラー回路の一方のトランジ
スタＱ３のコレクタを第２の定電流源Ｉ。
を介して電源ＶＣＣに接続している。
このような構成であれば、たとえばＶｌｎ≧Ｖ、。ｆの
場合、差動回路の一方のトランジスタＱ１は他方のトラ
ンジスタＱ、に対してエミッタカッグルすなわちエミッ
タホロワとしているので上記他方のトラン・ゾスタＱ、
はＯＮする。そして第１の定電流源Ｉ、の電流は、この
トランジスタＱ、を介してカレントミラー回路の他方の
トランジスタＱ４から電源ｖ１４へ流れる。一方このカ
レントミラー回路ではトランジスタＱ３ ＋Ｑ４が同一
特性であれば他方のトランジスタＱ４を流れる電流に等
しい電流が一方のトランジスタＱ８を介して電源ＶＫＩ
ｅへ流れる。したがって第１１第２の各電流源Ｉ、、Ｉ
、の設定電流を２＝１の比とすることにより上記一方の
トランジスタＱ３は不足分を出力トランジスタＱ５のペ
ースを介して得る。このために出力トランジスタＱｓは
０ＦＦＬ、出力ＯＵＴは６Ｈ″となる。
場合、差動回路の一方のトランジスタＱ１は他方のトラ
ンジスタＱ、に対してエミッタカッグルすなわちエミッ
タホロワとしているので上記他方のトラン・ゾスタＱ、
はＯＮする。そして第１の定電流源Ｉ、の電流は、この
トランジスタＱ、を介してカレントミラー回路の他方の
トランジスタＱ４から電源ｖ１４へ流れる。一方このカ
レントミラー回路ではトランジスタＱ３ ＋Ｑ４が同一
特性であれば他方のトランジスタＱ４を流れる電流に等
しい電流が一方のトランジスタＱ８を介して電源ＶＫＩ
ｅへ流れる。したがって第１１第２の各電流源Ｉ、、Ｉ
、の設定電流を２＝１の比とすることにより上記一方の
トランジスタＱ３は不足分を出力トランジスタＱ５のペ
ースを介して得る。このために出力トランジスタＱｓは
０ＦＦＬ、出力ＯＵＴは６Ｈ″となる。
またｖＩｎ＜ｖｒｏｆの場合は、差動回路の一方のトラ
ンジスタＱ、はＯＮする。したがってこのトランジスタ
Ｑｌを介して第１の定電流源の電流は電源ＶｔＦ＋へ流
れる。このためにトラン・ゾスタＱ、には全く電流が流
れないために０ＦＦＬ、それによってカレントミラー回
路の両トランジスタＱ３ 、Ｑ４ もＯＦＦする。し
たがって第２の定電流源■！の電流は出力トランジスタ
Ｑ。
ンジスタＱ、はＯＮする。したがってこのトランジスタ
Ｑｌを介して第１の定電流源の電流は電源ＶｔＦ＋へ流
れる。このためにトラン・ゾスタＱ、には全く電流が流
れないために０ＦＦＬ、それによってカレントミラー回
路の両トランジスタＱ３ 、Ｑ４ もＯＦＦする。し
たがって第２の定電流源■！の電流は出力トランジスタ
Ｑ。
のペースへ流れ込み、このトランジスタＱ５はＯＮし、
出力ＯＵＴはパＬ＃となる。
出力ＯＵＴはパＬ＃となる。
さらにｖｌｎ＝ｖ■、すなわち入力電圧Ｖｌｎが差動回
路の入力側のトランジスタＱ＋のコレクタ電位に等しく
なった場合について考えると、このトランジスタＱ、の
コレクタ・エミッタ間の電位は必ずペース・エミッタ間
の順方向降下電圧ＶＢＫを生じる。またこの順方向降下
電圧の値は、たとえば０．６Ｖ程度となる。したがって
上記トランジスタＱ、はそのペース電位がコレクタ電位
に等しく、あるいは、コレクタ電位を、たとえば０．３
Ｖ程度まで越えても活性動作を行なうことができ、正常
な状態に維持することができるので安定にＯＮ状態を保
つことができる。
路の入力側のトランジスタＱ＋のコレクタ電位に等しく
なった場合について考えると、このトランジスタＱ、の
コレクタ・エミッタ間の電位は必ずペース・エミッタ間
の順方向降下電圧ＶＢＫを生じる。またこの順方向降下
電圧の値は、たとえば０．６Ｖ程度となる。したがって
上記トランジスタＱ、はそのペース電位がコレクタ電位
に等しく、あるいは、コレクタ電位を、たとえば０．３
Ｖ程度まで越えても活性動作を行なうことができ、正常
な状態に維持することができるので安定にＯＮ状態を保
つことができる。
なおこの場合の理論的な動作限界は、ｖｃｇ（Ｑ、）〉
０１すなわち”ｉｎ ”−ＶＩＥ−ｖａｇ（Ｑ＋）と考
えられる。
０１すなわち”ｉｎ ”−ＶＩＥ−ｖａｇ（Ｑ＋）と考
えられる。
したがって入力電圧ｖｌｎが電源Ｖｌｌよシも低くなっ
ても正常に動作することができる。なおこの場合、入力
電圧Ｖｉｎがあまり低くなると、逆に電源ＶＬＦｉから
トランジスタＱ、のペースへ電流が流れ込んで正常に動
作できなくなる可能性がある。
ても正常に動作することができる。なおこの場合、入力
電圧Ｖｉｎがあまり低くなると、逆に電源ＶＬＦｉから
トランジスタＱ、のペースへ電流が流れ込んで正常に動
作できなくなる可能性がある。
マタコン／４’レータのスレッシホールドレベルに関し
ては、定電流源１１＋Ｉｔが等しくかつカレントミラー
回路のトランジスタＱ３ 、Ｑ４のエミツタ面積比を
２：ＩＫ段設定れば第１図に示すような従来のコンパレ
ータ回路と同一特性が得られ好都合である。
ては、定電流源１１＋Ｉｔが等しくかつカレントミラー
回路のトランジスタＱ３ 、Ｑ４のエミツタ面積比を
２：ＩＫ段設定れば第１図に示すような従来のコンパレ
ータ回路と同一特性が得られ好都合である。
なお、本発明は、上記実施例に限定されるものではカ＜
、たとえば上記実施例ではＰＮＰ型トランジスタを入力
とするものについて説明したが、第３図に示すようにＮ
ＰＮＰＮＰトランジスタ 、Ｑ丁を入力の差動回路に
用艷、ＰＮＰ型トランジスタＱ８ 、Ｑ＝１によって
カレントミラー回路を構成するようにしてもよい。々お
この場合も第２図に示す実施例と同様に入力電圧の範囲
を差動回路のトラン・ゾスタのコレクタ電位側へ拡張す
ることができる。
、たとえば上記実施例ではＰＮＰ型トランジスタを入力
とするものについて説明したが、第３図に示すようにＮ
ＰＮＰＮＰトランジスタ 、Ｑ丁を入力の差動回路に
用艷、ＰＮＰ型トランジスタＱ８ 、Ｑ＝１によって
カレントミラー回路を構成するようにしてもよい。々お
この場合も第２図に示す実施例と同様に入力電圧の範囲
を差動回路のトラン・ゾスタのコレクタ電位側へ拡張す
ることができる。
以上のように本発明によれば、入力段の差動回路を構成
するトランジスタへ与えられる入力電圧がこのトランジ
スタのコレクタ電位に等しくぃ−あるいはこのコレクタ
電位を許容される範囲で越える場合にも正常に動作する
ことができるコン・ぐレータ回路を提供することができ
る。
するトランジスタへ与えられる入力電圧がこのトランジ
スタのコレクタ電位に等しくぃ−あるいはこのコレクタ
電位を許容される範囲で越える場合にも正常に動作する
ことができるコン・ぐレータ回路を提供することができ
る。
第１図は従来の電圧コン・臂レータの一例を示す回路図
、第２図は本発明の一実施例を示す回路図、第３図は本
発明の他の実施例を示す回路図である。 ＱＩ 、ＱＩ・・・トランジスタ（差動回路）、Ｑｌ
ｌ 、Ｑ４・・・トランジスタ（カレントミラー回路
）、Ｑ、・・・出力トランジスタ、１１１１！・・・定
電流源、ＲＬ・・・負荷抵抗。
、第２図は本発明の一実施例を示す回路図、第３図は本
発明の他の実施例を示す回路図である。 ＱＩ 、ＱＩ・・・トランジスタ（差動回路）、Ｑｌ
ｌ 、Ｑ４・・・トランジスタ（カレントミラー回路
）、Ｑ、・・・出力トランジスタ、１１１１！・・・定
電流源、ＲＬ・・・負荷抵抗。
Claims (1)
- 【特許請求の範囲】 ｌ）同導電型の一対のトランジスタのエミッタを共通に
接続して第１の定電流源を介して直流電源の一方の出力
に接続するとともに一方のトランジスタのペースに比較
すべき入力信号を与えられ他方のトランジスタのペース
に基準電圧を与えられかつこの一方のトランジスタのコ
レクタを上記直流電源の他方の出力に接続した差動回路
と、この差動回路とは異なる導電型の一対のトランジス
タのペースを共通に接続するとともに他方のトランジス
タのコレクタ・ペースを共通に上記差動回路の他方のト
ランジスタのコレクタに接続しかつエミッタを共通に上
記直流電源の他方の出力に接続し一方のトランジスタの
コレクタを第２の定電流源を介して上記直流電源の一方
の出力に接続して他方のトランジスタのコレクタ・エミ
ッタ間に流れる電流に応じて一方のトランジスタのコレ
クターエミッタ間に流れる電流を制御されるカレントミ
ラー回路と、このカレントミラー回路の一方のトラン・
ゾスタのコレクタにペースを接続しエミッタを上記直流
電源の他方の出力に接続する出力トランジスタを具備し
、この出力トランジスタのコレクタから上記基準電圧に
対する入力電圧の比較結果を出力することを特徴とする
コン・やレータ回路。 ２、特許請求の範囲第１項記載のものにおいて、カレン
トミラー回路の一方のトランジスタのエミッタ面積を他
方のトランジスタのエミッタ面積の１倍とするとともに
第２の定電流源の設定電流を第１の定電流源の設定電流
の”Ａ倍にしたことを特徴とするコンツヤレータ回路。 ３）特許請求の範囲第２項記載のものにおいてｎ ＝
１としたことを特徴とするコンパレータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9876182A JPS58215815A (ja) | 1982-06-09 | 1982-06-09 | コンパレ−タ回路 |
| EP19830105396 EP0096349B1 (en) | 1982-06-09 | 1983-05-31 | Comparator circuit |
| DE8383105396T DE3363370D1 (en) | 1982-06-09 | 1983-05-31 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9876182A JPS58215815A (ja) | 1982-06-09 | 1982-06-09 | コンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215815A true JPS58215815A (ja) | 1983-12-15 |
Family
ID=14228398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9876182A Pending JPS58215815A (ja) | 1982-06-09 | 1982-06-09 | コンパレ−タ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0096349B1 (ja) |
| JP (1) | JPS58215815A (ja) |
| DE (1) | DE3363370D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301214A (ja) * | 1989-05-15 | 1990-12-13 | Komatsu Ltd | 比較器回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2159286B (en) * | 1984-05-23 | 1988-01-13 | Stc Plc | Voltage difference detector |
| JPS6157118A (ja) * | 1984-08-29 | 1986-03-24 | Toshiba Corp | レベル変換回路 |
| DE69425368T2 (de) * | 1994-04-15 | 2000-12-07 | St Microelectronics Srl | Schaltung zur Verschiebung des Signalpegels von hohem auf ein niedriges Potential |
| CN108270419A (zh) * | 2018-02-28 | 2018-07-10 | 武汉优泰电子技术有限公司 | 一种整形电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335465A (en) * | 1976-09-14 | 1978-04-01 | Sony Corp | Differential input type trigger circuit |
| JPS53144237A (en) * | 1977-05-23 | 1978-12-15 | Hitachi Ltd | Differential amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1518961A (en) * | 1975-02-24 | 1978-07-26 | Rca Corp | Amplifier circuits |
| JPS5472941A (en) * | 1977-11-24 | 1979-06-11 | Toko Inc | Transistor amplifier |
-
1982
- 1982-06-09 JP JP9876182A patent/JPS58215815A/ja active Pending
-
1983
- 1983-05-31 DE DE8383105396T patent/DE3363370D1/de not_active Expired
- 1983-05-31 EP EP19830105396 patent/EP0096349B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301214A (ja) * | 1989-05-15 | 1990-12-13 | Komatsu Ltd | 比較器回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0096349B1 (en) | 1986-05-07 |
| DE3363370D1 (en) | 1986-06-12 |
| EP0096349A1 (en) | 1983-12-21 |
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