JPS6146506A - 定電圧電源回路 - Google Patents
定電圧電源回路Info
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- JPS6146506A JPS6146506A JP16804284A JP16804284A JPS6146506A JP S6146506 A JPS6146506 A JP S6146506A JP 16804284 A JP16804284 A JP 16804284A JP 16804284 A JP16804284 A JP 16804284A JP S6146506 A JPS6146506 A JP S6146506A
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- transistor
- resistor
- current
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、直列制御型定電圧電源回路、特に回路を構
成するトランジスタ固有の耐圧を超えた入力電圧を入力
できる直列制御型定電圧電源回路に関する。
成するトランジスタ固有の耐圧を超えた入力電圧を入力
できる直列制御型定電圧電源回路に関する。
この種の定電圧電源回路の装置として第3図に示すもの
がある。この第1図に示す定電圧電源回路は、トランジ
スタQ1.QgとツェナダイオードzDIと抵抗R1,
Rtとで構成する定電圧制御部1と、トランジスタQ
a、 Q tと・ンエナダイオードZDmとで構成する
クランプ回路2と、トランジスタQ s、 Q s、
Q sと抵抗R1で構成するバイアス電流源3とから成
り、トランジスタQ、のエミッタが出力端vllII&
に、トランジスタQ1のコレクタがトランジスタQ、の
エミッタに接続され、トランジスタQ、のコレクタが入
力端Viaに接続され、前記バイアス電流源3からの出
力IIが前記トランジスタQIのベースに、バイアス電
流源3からの出力電流■7が前記トランジスタQ−のベ
ースに供給されるように構成されている。 定電圧制御部1では、負荷電流Itを駆動するに十分足
りるバイアス電流■、をパストランジスタQ、のベース
電流1+ と制御トランジスタQ2のコレクタ電流I、
とに分流させる。制御トランジスタQ2は比較器として
構成され、ツェナダイオードZDIで得られる基準電圧
Vz1と出力電圧V antを抵抗R1とR3で分圧し
た電圧とで比較駆動され、出力電圧v61.が一定にな
るように前記トランジスタQ3のコレクタ電流!、をw
eする。出力電圧V os%は次に示す(11式で与え
られ、基準電圧v!Iが確保できる入力電圧以上であれ
ば電圧出力V oulLが得られる。 ′但し、V□:Qtベース・エミッタ間電圧しかし、入
力電圧v!、と出力電圧voutの差電圧がパストラン
ジスタQ、のコレクタ・エミッタ間に加わるため、この
電圧がパストランジスタQ。 のコレクタ・エミッタ間耐圧BVCEO以下に押さえら
れるように前記クランプ回路2が作用する。 クランプ回路2では、入力電圧VIKがツェナダイオー
ドZ D tのツェナ電圧■z、以下の場合、前記バイ
アス電流源3からの出力電流I7が全てトランジスタQ
6のベース電流となりトランジスタQ。 を導通させるため、トランジスタQ6のエミッタ(すな
わち前記パストランジスタQ、のコレクタ)はほぼ入力
電圧villとなる。一方、入力電圧V1++がツェナ
電圧Vzz以上の場合、トランジスタQ。 のベース電位はツェナ電圧Vzlでクランプされるため
、トランジスタQ、のエミッタ(すなわち前記パストラ
ンジスタQ、のコレクタ)はほぼツェナ電圧Vzyで一
定となる。ツェナ電圧■z、を超えた入力電圧はトラン
ジスタQ、のコレクタ・エミッタ間に加わるため、トラ
ンジスタQ、のコレクタ・エミッタ間耐圧BVcto以
内で入力電圧V1aを加えることができる。 バイアス電流源3では、トランジスタQ s、 Q 4
゜0%およびQlはカレントミラー回路を構成し、但し
、K:比例定数、■□:Q4ベース・エミッタ間電圧 ところが、このような第2図に示す回路によれば、(2
)式から明らかなように得られるバイアス電流I%また
は!、は入力端子v、7に略比例するため広い範囲にわ
たる入力電圧に対しては定電流性がなく、定電圧制帽1
の定電圧特性を損なう欠点がある。また、必要バイアス
電流値は入力電圧の下限側で設計されなければならない
から、入力電圧が高くなる程消費電流の増大を招く欠点
がある。
がある。この第1図に示す定電圧電源回路は、トランジ
スタQ1.QgとツェナダイオードzDIと抵抗R1,
Rtとで構成する定電圧制御部1と、トランジスタQ
a、 Q tと・ンエナダイオードZDmとで構成する
クランプ回路2と、トランジスタQ s、 Q s、
Q sと抵抗R1で構成するバイアス電流源3とから成
り、トランジスタQ、のエミッタが出力端vllII&
に、トランジスタQ1のコレクタがトランジスタQ、の
エミッタに接続され、トランジスタQ、のコレクタが入
力端Viaに接続され、前記バイアス電流源3からの出
力IIが前記トランジスタQIのベースに、バイアス電
流源3からの出力電流■7が前記トランジスタQ−のベ
ースに供給されるように構成されている。 定電圧制御部1では、負荷電流Itを駆動するに十分足
りるバイアス電流■、をパストランジスタQ、のベース
電流1+ と制御トランジスタQ2のコレクタ電流I、
とに分流させる。制御トランジスタQ2は比較器として
構成され、ツェナダイオードZDIで得られる基準電圧
Vz1と出力電圧V antを抵抗R1とR3で分圧し
た電圧とで比較駆動され、出力電圧v61.が一定にな
るように前記トランジスタQ3のコレクタ電流!、をw
eする。出力電圧V os%は次に示す(11式で与え
られ、基準電圧v!Iが確保できる入力電圧以上であれ
ば電圧出力V oulLが得られる。 ′但し、V□:Qtベース・エミッタ間電圧しかし、入
力電圧v!、と出力電圧voutの差電圧がパストラン
ジスタQ、のコレクタ・エミッタ間に加わるため、この
電圧がパストランジスタQ。 のコレクタ・エミッタ間耐圧BVCEO以下に押さえら
れるように前記クランプ回路2が作用する。 クランプ回路2では、入力電圧VIKがツェナダイオー
ドZ D tのツェナ電圧■z、以下の場合、前記バイ
アス電流源3からの出力電流I7が全てトランジスタQ
6のベース電流となりトランジスタQ。 を導通させるため、トランジスタQ6のエミッタ(すな
わち前記パストランジスタQ、のコレクタ)はほぼ入力
電圧villとなる。一方、入力電圧V1++がツェナ
電圧Vzz以上の場合、トランジスタQ。 のベース電位はツェナ電圧Vzlでクランプされるため
、トランジスタQ、のエミッタ(すなわち前記パストラ
ンジスタQ、のコレクタ)はほぼツェナ電圧Vzyで一
定となる。ツェナ電圧■z、を超えた入力電圧はトラン
ジスタQ、のコレクタ・エミッタ間に加わるため、トラ
ンジスタQ、のコレクタ・エミッタ間耐圧BVcto以
内で入力電圧V1aを加えることができる。 バイアス電流源3では、トランジスタQ s、 Q 4
゜0%およびQlはカレントミラー回路を構成し、但し
、K:比例定数、■□:Q4ベース・エミッタ間電圧 ところが、このような第2図に示す回路によれば、(2
)式から明らかなように得られるバイアス電流I%また
は!、は入力端子v、7に略比例するため広い範囲にわ
たる入力電圧に対しては定電流性がなく、定電圧制帽1
の定電圧特性を損なう欠点がある。また、必要バイアス
電流値は入力電圧の下限側で設計されなければならない
から、入力電圧が高くなる程消費電流の増大を招く欠点
がある。
この発明の目的は、従来装置の欠点を除去し、定電圧特
性の改善と低消費電流化が可能で、トランジスタ固有の
耐圧を超えた入力電圧を加えることのできる定電圧電源
回路を提供することにある。。
性の改善と低消費電流化が可能で、トランジスタ固有の
耐圧を超えた入力電圧を加えることのできる定電圧電源
回路を提供することにある。。
この発明の要点は、基準電圧と出力電圧との比較差動出
力の帰還によって出力電圧を一定に制御する定電圧制御
部と、この定電圧制御部に加わる入力電圧を一定にクラ
ンプするクランプ回路と、これら定電圧制御部とクラン
プ回路にバイアス電流を提供するバイアス回路とからな
る定電圧電源回路において、前記バイアス回路はその出
力段をカレントミラー回路で構成し、このカレントミラ
ー回路の一次側PNP トランジスタのコレクタと第1
のNPN トランジスタのコレクタを接続し、この第1
fiNPNl−ランジスタのエミッタと第2のNPN
トランジスタのコレクタを接続し、この同第2のNPN
トランジスタのエミッタと接地間に第1の抵抗を接続
し、入力端と接地間に第2の抵抗と第3の抵抗と第1の
ダイオードと第2のダイオードが順方向になるように直
列接続し、前記第2の抵抗と第3の抵抗の接続点に前記
第1のNPNトランジスタのベースを接続し、第3の抵
抗と第1のダイオードの接続点に前記第2のNPNトラ
ンジスタのベースを接続するように構成した点にある。 これにより前記バイアス電流を前記第1または第2ダイ
オード1個分の順方向電圧を前記第1の抵抗で除して得
られるように定電流化するとともに、第1のNPN ト
ランジスタと第2のNPN トランジスタの直列回路で
第1のNPN トランジスタのベースバイアス点を前記
第2の抵抗と第3の抵抗の接続点からとることによって
、入力電圧を前記第1のNPN トランジスタと第2の
NPNトランジスタとで分圧させ、トランジスタ固有の
コレクタ・エミッタ間耐圧を超える入力電圧を加えられ
るようにしようとするものである。
力の帰還によって出力電圧を一定に制御する定電圧制御
部と、この定電圧制御部に加わる入力電圧を一定にクラ
ンプするクランプ回路と、これら定電圧制御部とクラン
プ回路にバイアス電流を提供するバイアス回路とからな
る定電圧電源回路において、前記バイアス回路はその出
力段をカレントミラー回路で構成し、このカレントミラ
ー回路の一次側PNP トランジスタのコレクタと第1
のNPN トランジスタのコレクタを接続し、この第1
fiNPNl−ランジスタのエミッタと第2のNPN
トランジスタのコレクタを接続し、この同第2のNPN
トランジスタのエミッタと接地間に第1の抵抗を接続
し、入力端と接地間に第2の抵抗と第3の抵抗と第1の
ダイオードと第2のダイオードが順方向になるように直
列接続し、前記第2の抵抗と第3の抵抗の接続点に前記
第1のNPNトランジスタのベースを接続し、第3の抵
抗と第1のダイオードの接続点に前記第2のNPNトラ
ンジスタのベースを接続するように構成した点にある。 これにより前記バイアス電流を前記第1または第2ダイ
オード1個分の順方向電圧を前記第1の抵抗で除して得
られるように定電流化するとともに、第1のNPN ト
ランジスタと第2のNPN トランジスタの直列回路で
第1のNPN トランジスタのベースバイアス点を前記
第2の抵抗と第3の抵抗の接続点からとることによって
、入力電圧を前記第1のNPN トランジスタと第2の
NPNトランジスタとで分圧させ、トランジスタ固有の
コレクタ・エミッタ間耐圧を超える入力電圧を加えられ
るようにしようとするものである。
第1図はこの発明の一実施例を示す定電圧電源回路であ
る。この発明は特にバイアス電流源3に関し、他の回路
(定電圧制御部1とクランプ回路2)の構成および動作
は第3図の従来装置と同一であるため説明は割愛する。 また、第3図に示すものと同一機能部分については同一
符号を付しである。 第1図において、トランジスタQ 3+ Q 4. Q
sおよびQqはカレントミラー回路を構成し、バイア
ス回路3の出力電流■、および!、はトランジスタQ4
のコレクタ電流I4に比例する。一方、直列接続された
第1のダイオードDI と第2のダイオードD、はその
アノード側を第2の抵抗R6と第3の抵抗R&を通して
入力端■Iゎに接続されているため、ダイオードD、の
アノードと接゛地間にはダイオード2個分の順方向電圧
(VFDX2)が生じる。ダイオードD、のアノードに
は第2のNPNトランジスタQ9のベースが接続され、
トランジスタQ9のベース・エミッタ間電圧■□は略ダ
イオード順電圧vF、に等しいためトランジスターQ?
のエミッタ・接地間すなわち第1の抵抗R4の両端には
ダイオード順電圧V□が加わる。従って、抵抗R4には
次に示す(3)式の電流!、が流れ、第1のNPN ト
ランジスタQ、および第2のNPNトランジスタQ、の
ベース電流を無視すれば、圧V1mにほぼ比例するが、
得られる順電圧降下VFDは対数圧縮された特性を示す
ことは良く知られたところであり、すなわち前記(3)
式で得られる電流I4は入力電圧VIMの変化に対して
比較的定電流性をもち、かつ電流1.はトランジスタQ
、。 Q、の電流増幅率(h□)分の14まで小さくできるた
め、前記定電圧制御部1の特性向上がはかれるとともに
電力損失が軽減される。また、トランジスタQ、と直列
接続されたトランジスタQ。 のベースが前記抵抗R3とR6の接続点に接続されてい
ることによってトランジスタQ、のエミッタ・接地間電
位VtC*は次に示す(4)式となり、はぼ入力電圧V
iaを抵抗R%とR1で分圧した電圧となる。従って、
抵抗R,とR1の抵抗値を同一に定めればトランジスタ
Q8のエミッタ電位(すなわちトランジスタQ、のコレ
クタ電位)は入力電圧vi、lの約172の電圧となる
。すなわち、入力電圧v!RをトランジスタQ、とQ、
で分担したことになり、トランジスタQ御、Qqのコレ
クタ・エミッタ間耐圧BVcxoを超えて約2倍の入力
電圧まで加えることができる。 h 第2図は本発明の他の実施例を示し、第1図のバイアス
電流源3における抵抗R3およびR6をそれぞれ第1の
電界効果トランジスタFETIおよび第2の電界効果ト
ランジスタF ET tで構成したものである。電界効
果トランジスタFET。 およびFBTtのゲート電極を接地することにより、ソ
ース・ドレン間電圧に対するソース電流は飽和特性を示
すことは良く知られるところであり、すなわち前記電流
1.は入力電圧Vinに対して定電流特性を示すため、
前記電流■4の一層の定電流化と、消費電力の変動を少
なくできる。前記電界効果トランジスタFETA、F
ETgは特にバイポーラ型集積回路ではピンチ抵抗とし
てとらえても良い。
る。この発明は特にバイアス電流源3に関し、他の回路
(定電圧制御部1とクランプ回路2)の構成および動作
は第3図の従来装置と同一であるため説明は割愛する。 また、第3図に示すものと同一機能部分については同一
符号を付しである。 第1図において、トランジスタQ 3+ Q 4. Q
sおよびQqはカレントミラー回路を構成し、バイア
ス回路3の出力電流■、および!、はトランジスタQ4
のコレクタ電流I4に比例する。一方、直列接続された
第1のダイオードDI と第2のダイオードD、はその
アノード側を第2の抵抗R6と第3の抵抗R&を通して
入力端■Iゎに接続されているため、ダイオードD、の
アノードと接゛地間にはダイオード2個分の順方向電圧
(VFDX2)が生じる。ダイオードD、のアノードに
は第2のNPNトランジスタQ9のベースが接続され、
トランジスタQ9のベース・エミッタ間電圧■□は略ダ
イオード順電圧vF、に等しいためトランジスターQ?
のエミッタ・接地間すなわち第1の抵抗R4の両端には
ダイオード順電圧V□が加わる。従って、抵抗R4には
次に示す(3)式の電流!、が流れ、第1のNPN ト
ランジスタQ、および第2のNPNトランジスタQ、の
ベース電流を無視すれば、圧V1mにほぼ比例するが、
得られる順電圧降下VFDは対数圧縮された特性を示す
ことは良く知られたところであり、すなわち前記(3)
式で得られる電流I4は入力電圧VIMの変化に対して
比較的定電流性をもち、かつ電流1.はトランジスタQ
、。 Q、の電流増幅率(h□)分の14まで小さくできるた
め、前記定電圧制御部1の特性向上がはかれるとともに
電力損失が軽減される。また、トランジスタQ、と直列
接続されたトランジスタQ。 のベースが前記抵抗R3とR6の接続点に接続されてい
ることによってトランジスタQ、のエミッタ・接地間電
位VtC*は次に示す(4)式となり、はぼ入力電圧V
iaを抵抗R%とR1で分圧した電圧となる。従って、
抵抗R,とR1の抵抗値を同一に定めればトランジスタ
Q8のエミッタ電位(すなわちトランジスタQ、のコレ
クタ電位)は入力電圧vi、lの約172の電圧となる
。すなわち、入力電圧v!RをトランジスタQ、とQ、
で分担したことになり、トランジスタQ御、Qqのコレ
クタ・エミッタ間耐圧BVcxoを超えて約2倍の入力
電圧まで加えることができる。 h 第2図は本発明の他の実施例を示し、第1図のバイアス
電流源3における抵抗R3およびR6をそれぞれ第1の
電界効果トランジスタFETIおよび第2の電界効果ト
ランジスタF ET tで構成したものである。電界効
果トランジスタFET。 およびFBTtのゲート電極を接地することにより、ソ
ース・ドレン間電圧に対するソース電流は飽和特性を示
すことは良く知られるところであり、すなわち前記電流
1.は入力電圧Vinに対して定電流特性を示すため、
前記電流■4の一層の定電流化と、消費電力の変動を少
なくできる。前記電界効果トランジスタFETA、F
ETgは特にバイポーラ型集積回路ではピンチ抵抗とし
てとらえても良い。
以上に説明したように本発明によれば、定電圧制御部と
クランプ回路にバイアス電流を供給するバイアス回路は
その出力段をカレントミラー回路で構成し、該カレント
ミラー回路の一次側PNPトランジスタのコレクタと第
1のNPN トランジスタのコレクタを接続し、該第1
のNPNトランジスタと第2のNPNトランジスタのコ
レクタを接続し、該第2のNPNトランジスタの工、ミ
ッタと接地間に第1の抵抗を接続し、入力端と接地間に
第2の抵抗と第3の抵抗と第1のダイオードと第2のダ
イオードが順方向になるように直列接続し、前記第2の
抵抗と第3の抵抗の接続点に第1ONPN トランジス
タのベースを接続し゛、前記第3の抵抗と第1のダイオ
ードの接続点に第2のNPNトランジスタのベースを接
続するように構成し、出力バイアス電流■5またはLy
を第1および第2のダイオード(D I+ D t)の
ダイオード順電圧V□と第1の抵抗(R4)の比で決ま
るようにしたため、出力電流I%または!、の定電流性
が尚上し、定、電圧出力特性を改善することができる。 第1の抵抗(R4)は比較的低抵抗で設計できるので、
特に集積回路では少ない占有面積で比較的高精度に設計
できる。第1および第2のNPN トランジスタ(Qs
、Q、)で入力電圧を分担させるためトランジスタ固有
のコレクタ・エミッタ間耐圧BVctoを超えた入力電
圧を加えることが可能で、その第1および第2のNPN
トランジスタ(Qs、Ql)のベースバイアスを第2
および第3の抵抗(R11,R6)で供給するため高抵
抗で設計でき、消費電力を低減できるとともに入力電圧
の変動に対する消費電力の変動を少なくできる。また第
2および第3の抵抗(Rs、R4)は絶対値精度をあま
り必要としないため、特に集積回路ではピンチ抵抗等を
用い小型化でき、第11よび第3の抵抗(R8、R&
)をそれぞれ電界効果トランジスタで置き換えることに
より、出力バイアス電流■、または■7を一層定電流化
でき、消費電力変動を更に少なくできるという利点を有
する。
クランプ回路にバイアス電流を供給するバイアス回路は
その出力段をカレントミラー回路で構成し、該カレント
ミラー回路の一次側PNPトランジスタのコレクタと第
1のNPN トランジスタのコレクタを接続し、該第1
のNPNトランジスタと第2のNPNトランジスタのコ
レクタを接続し、該第2のNPNトランジスタの工、ミ
ッタと接地間に第1の抵抗を接続し、入力端と接地間に
第2の抵抗と第3の抵抗と第1のダイオードと第2のダ
イオードが順方向になるように直列接続し、前記第2の
抵抗と第3の抵抗の接続点に第1ONPN トランジス
タのベースを接続し゛、前記第3の抵抗と第1のダイオ
ードの接続点に第2のNPNトランジスタのベースを接
続するように構成し、出力バイアス電流■5またはLy
を第1および第2のダイオード(D I+ D t)の
ダイオード順電圧V□と第1の抵抗(R4)の比で決ま
るようにしたため、出力電流I%または!、の定電流性
が尚上し、定、電圧出力特性を改善することができる。 第1の抵抗(R4)は比較的低抵抗で設計できるので、
特に集積回路では少ない占有面積で比較的高精度に設計
できる。第1および第2のNPN トランジスタ(Qs
、Q、)で入力電圧を分担させるためトランジスタ固有
のコレクタ・エミッタ間耐圧BVctoを超えた入力電
圧を加えることが可能で、その第1および第2のNPN
トランジスタ(Qs、Ql)のベースバイアスを第2
および第3の抵抗(R11,R6)で供給するため高抵
抗で設計でき、消費電力を低減できるとともに入力電圧
の変動に対する消費電力の変動を少なくできる。また第
2および第3の抵抗(Rs、R4)は絶対値精度をあま
り必要としないため、特に集積回路ではピンチ抵抗等を
用い小型化でき、第11よび第3の抵抗(R8、R&
)をそれぞれ電界効果トランジスタで置き換えることに
より、出力バイアス電流■、または■7を一層定電流化
でき、消費電力変動を更に少なくできるという利点を有
する。
第1図は本発明の一実施例を示す高入力電圧型定電圧回
路の回路図、第2図は本発明の他の実施例を示す回路図
、第3図は従来装置を示す回路図である。 Ql、Ql、Ql、 Ql、 Qq r N P N
トランジスタ、Qり、 Q a、 Q s、 Qフ
j PNP トランジスタ、ZD、。 ZD諺 :ツェナダイオード、Dl、Dl:ダイオード
、R5へR4:抵抗、F ETA、 F ETg :
電界第1図 第2WA
路の回路図、第2図は本発明の他の実施例を示す回路図
、第3図は従来装置を示す回路図である。 Ql、Ql、Ql、 Ql、 Qq r N P N
トランジスタ、Qり、 Q a、 Q s、 Qフ
j PNP トランジスタ、ZD、。 ZD諺 :ツェナダイオード、Dl、Dl:ダイオード
、R5へR4:抵抗、F ETA、 F ETg :
電界第1図 第2WA
Claims (1)
- 【特許請求の範囲】 1)基準電圧と出力電圧との比較差動出力の帰還によっ
て、出力電圧を一定に制御する定電圧制御部と、該定電
圧制御部に加わる入力電圧を一定にクランプするクラン
プ回路と、これら電圧制御部とクランプ回路にバイアス
電流を供給するバイアス回路からなる定電圧電源回路に
おいて、前記バイアス回路はその出力段をカレントミラ
ー回路で構成し、該カレントミラー回路の一次側PNP
トランジスタのコレクタを第1のNPNトランジスタの
コレクタを接続し、該第1のNPNエミッタと第2のN
PNトランジスタのコレクタを接続し、該第2のNPN
エミッタと接地間に第1の抵抗を接続し、入力端と接地
間に第2の抵抗と第3の抵抗と第1のダイオードと第2
のダイオードが順方向になるように直列接続し、前記第
2の抵抗と第3の抵抗の接続点に前記第1のNPNトラ
ンジスタのベースを接続し、前記第3の抵抗と第1のダ
イオードの接続点に前記第2のNPNのベースを接続し
たことを特徴とする定電圧電源回路。 2)特許請求の範囲第1項記載の定電圧電源回路におい
て、第2の抵抗および第3の抵抗に代えてそれぞれ第1
の電界効果トランジスタおよび第2の電界効果、トラン
ジスタが挿入されていることを特徴とする定電圧電源回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16804284A JPS6146506A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16804284A JPS6146506A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6146506A true JPS6146506A (ja) | 1986-03-06 |
Family
ID=15860739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16804284A Pending JPS6146506A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6146506A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012033411A (ja) * | 2010-07-30 | 2012-02-16 | Rigaku Corp | 電子放出装置の電流制御装置 |
EP3435193A1 (en) * | 2017-07-28 | 2019-01-30 | NXP USA, Inc. | Current and voltage regulation method to improve electromagnetice compatibility performance |
-
1984
- 1984-08-10 JP JP16804284A patent/JPS6146506A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012033411A (ja) * | 2010-07-30 | 2012-02-16 | Rigaku Corp | 電子放出装置の電流制御装置 |
EP3435193A1 (en) * | 2017-07-28 | 2019-01-30 | NXP USA, Inc. | Current and voltage regulation method to improve electromagnetice compatibility performance |
US10310531B2 (en) | 2017-07-28 | 2019-06-04 | Nxp Usa, Inc. | Current and voltage regulation method to improve electromagnetice compatibility performance |
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