JPH02281309A - ドロッパ型定電圧回路 - Google Patents
ドロッパ型定電圧回路Info
- Publication number
- JPH02281309A JPH02281309A JP10412389A JP10412389A JPH02281309A JP H02281309 A JPH02281309 A JP H02281309A JP 10412389 A JP10412389 A JP 10412389A JP 10412389 A JP10412389 A JP 10412389A JP H02281309 A JPH02281309 A JP H02281309A
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- Japan
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- transistor
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体集積回路等に適用されるドロッパ型定電
圧回路に係り、特に入力電圧変動及び過電流の補償に関
するものである。
圧回路に係り、特に入力電圧変動及び過電流の補償に関
するものである。
（従来技術とその問題点）
ｆＪ４１図、第２図は従来回路図及びその出力特性図で
図中Ｑ１はドロッパ用主トランジスタ、Ｑ２は制御用ト
ランジスタ％Ｑ＋は補助トランジスタ、Ｒ１は抵抗、Ｒ
２、Ｒ３は出力電圧検出用抵抗、ＡＭＰは差動増巾器で
これらにより主回路Ｂを構成する０次にＡは電圧（■）
、電Ｋ （Ｉ）変換回路Ｑ、は入力電源の一端と補助ト
ランジスタＱ、のベース間に抵抗Ｒ１を介して接続され
たＰＮＰ型トランジスタ、Ｑ４はベースが定電圧電源Ｖ
ｒｒ２に接続され、エミッタ、コレクタが前記ＰＮＰ
型トランジスタＱ５のベース、エミッタ間に接続された
ＮＰＮｆｆｌ！トランジスタ、Ｒ５は前記ＮＰＮ型トラ
ンジスタＱ、のエミッタと前記入力電源の他端に接続さ
れた抵抗である。この回路動作は、出力電圧ｖ０が上昇
すると増巾器ＡＭＰの出力が低下しトランジスタＱ２を
介して主トランジスタＱ、のベース電流を制限すること
により出力電圧ｖ０を一定値に保つ、又、出力電流Ｉ０
が増加すると主トランジスタＱ１のベース電流が増加し
、その電流が制御用トランジスタＱ！を介して抵抗Ｒ１
を流れるので、抵抗Ｒ１で発生する電圧が増加するしか
し、その電圧が補助トランジスターユのベース電圧（約
０．７Ｖ）に達すると、トランジスタＱ、をオンさせ、
トランジスタＱ２のベース電流を吸い込むことによって
トランジスタＱ８をオフさせる方向に働き、その結果と
してトランジスタＱ２のコレクタを流れる電流を一定に
制限させる、この回路によれば入力変動に係わらず垂下
点をほぼ一定に制限できるが、その反面出力短絡時にこ
のＡ回路が動作しているために、この時の垂下動作は加
速されて、第２図より明らかな如く、出力残留電流１．
ｔ〜Ｉａ３は非常に小さくなってしまい、入力電圧が高
いほど小さくなる傾向にある。
図中Ｑ１はドロッパ用主トランジスタ、Ｑ２は制御用ト
ランジスタ％Ｑ＋は補助トランジスタ、Ｒ１は抵抗、Ｒ
２、Ｒ３は出力電圧検出用抵抗、ＡＭＰは差動増巾器で
これらにより主回路Ｂを構成する０次にＡは電圧（■）
、電Ｋ （Ｉ）変換回路Ｑ、は入力電源の一端と補助ト
ランジスタＱ、のベース間に抵抗Ｒ１を介して接続され
たＰＮＰ型トランジスタ、Ｑ４はベースが定電圧電源Ｖ
ｒｒ２に接続され、エミッタ、コレクタが前記ＰＮＰ
型トランジスタＱ５のベース、エミッタ間に接続された
ＮＰＮｆｆｌ！トランジスタ、Ｒ５は前記ＮＰＮ型トラ
ンジスタＱ、のエミッタと前記入力電源の他端に接続さ
れた抵抗である。この回路動作は、出力電圧ｖ０が上昇
すると増巾器ＡＭＰの出力が低下しトランジスタＱ２を
介して主トランジスタＱ、のベース電流を制限すること
により出力電圧ｖ０を一定値に保つ、又、出力電流Ｉ０
が増加すると主トランジスタＱ１のベース電流が増加し
、その電流が制御用トランジスタＱ！を介して抵抗Ｒ１
を流れるので、抵抗Ｒ１で発生する電圧が増加するしか
し、その電圧が補助トランジスターユのベース電圧（約
０．７Ｖ）に達すると、トランジスタＱ、をオンさせ、
トランジスタＱ２のベース電流を吸い込むことによって
トランジスタＱ８をオフさせる方向に働き、その結果と
してトランジスタＱ２のコレクタを流れる電流を一定に
制限させる、この回路によれば入力変動に係わらず垂下
点をほぼ一定に制限できるが、その反面出力短絡時にこ
のＡ回路が動作しているために、この時の垂下動作は加
速されて、第２図より明らかな如く、出力残留電流１．
ｔ〜Ｉａ３は非常に小さくなってしまい、入力電圧が高
いほど小さくなる傾向にある。
そして次に出力短絡が解除された時に、再起動不能とい
う問題が生じる為、残留電流をあまり小さくすることは
好ましくなかった。
う問題が生じる為、残留電流をあまり小さくすることは
好ましくなかった。
（発明の目的）
本発明は入力電圧変動による垂下特性の変動の防止及び
過電流保護回路付電源回路の提供を目的とするものであ
る。
過電流保護回路付電源回路の提供を目的とするものであ
る。
（発明の構成と作用）
本発明は入力電源の一端に接続された主トランジスタと
、前記主トランジスタのベースとアース端に接続された
制御用トランジスタ及び抵抗の直列回路と、前記制御用
トランジスタのベースとアース端にエミッタ、コレクタ
が接続され、ベースが前記制御用トランジスタと抵抗の
接続点に接続された補助トランジスタと前記入力電源電
圧の変化に対応した電流を前記直列回路の一端に給電す
る電圧、電流変換回路を設けたドロッパ型定電圧回路に
おいて、前記電圧、電流変換回路は入力電源の一端とア
ース間に接続された分圧抵抗と、入力電源の一端にエミ
ッタが共通接続され、又ベースが夫々共通接続されてカ
レントミラー回路を構成する第１１第２トランジスタと
、前記第１トランジスタのコレクタとアース間にコレク
タ、エミッタが接続され、ベースが前記分圧抵抗の分割
点に接続された第３のトランジスタと、前記第３トラン
ジスタのベースとアース間にエミッタ、コレクタが接続
され、ベースが電源出力端に接続された第４のトランジ
スタと、前記第２トランジスタのコレクタを前記直列回
路の一端に接続する回路を備えたことを特徴とするもの
である。
、前記主トランジスタのベースとアース端に接続された
制御用トランジスタ及び抵抗の直列回路と、前記制御用
トランジスタのベースとアース端にエミッタ、コレクタ
が接続され、ベースが前記制御用トランジスタと抵抗の
接続点に接続された補助トランジスタと前記入力電源電
圧の変化に対応した電流を前記直列回路の一端に給電す
る電圧、電流変換回路を設けたドロッパ型定電圧回路に
おいて、前記電圧、電流変換回路は入力電源の一端とア
ース間に接続された分圧抵抗と、入力電源の一端にエミ
ッタが共通接続され、又ベースが夫々共通接続されてカ
レントミラー回路を構成する第１１第２トランジスタと
、前記第１トランジスタのコレクタとアース間にコレク
タ、エミッタが接続され、ベースが前記分圧抵抗の分割
点に接続された第３のトランジスタと、前記第３トラン
ジスタのベースとアース間にエミッタ、コレクタが接続
され、ベースが電源出力端に接続された第４のトランジ
スタと、前記第２トランジスタのコレクタを前記直列回
路の一端に接続する回路を備えたことを特徴とするもの
である。
第３図、第４図は本発明の１実施回路図及び出力残留電
流特性画で、従来例と同一符号は同等部分を示す、第３
図において、Ｒ，、Ｒ，は入力電圧検出用分圧抵抗、Ｑ
６、Ｑ７は補助トランジスタ、Ｑ。
流特性画で、従来例と同一符号は同等部分を示す、第３
図において、Ｒ，、Ｒ，は入力電圧検出用分圧抵抗、Ｑ
６、Ｑ７は補助トランジスタ、Ｑ。
、Ｑ、はエミッタ及びベースが夫々共通接続された所謂
カレントミラー回路を構成するトランジスタで（Ａ）部
は本発明の要部回路を形成する電圧、電流変換回路、（
Ｂ）部は主回路である。この動作は回路部Ａにおいて、
入力電源電圧Ｖ１ｏは、抵抗Ｒ６、Ｒｔにより分圧され
、トランジスター０７には、ベース電圧ＶＢＥ（Ｑ７）
が与えられ（（ＶｉｎＸＲ１／Ｒｇ＋Ｒ７）−ＶＢＥ（
Ｑｔ））／Ｒｓ・・・・・・・（１）の電流が流れる。
カレントミラー回路を構成するトランジスタで（Ａ）部
は本発明の要部回路を形成する電圧、電流変換回路、（
Ｂ）部は主回路である。この動作は回路部Ａにおいて、
入力電源電圧Ｖ１ｏは、抵抗Ｒ６、Ｒｔにより分圧され
、トランジスター０７には、ベース電圧ＶＢＥ（Ｑ７）
が与えられ（（ＶｉｎＸＲ１／Ｒｇ＋Ｒ７）−ＶＢＥ（
Ｑｔ））／Ｒｓ・・・・・・・（１）の電流が流れる。
トランジスターＱ７のコレクタ電流は、カレントミラー
回路を構成するトランジスターＱ、、Ｑ、のコレクタ電
流をながす、今トランジスターＱ１、Ｑ９のエミッタ面
積をそれぞれＡＥ （Ｑａ） 、ＡＥ（Ｑ、）とすれば
、トランジスターＱ、のコレクタには下記の電流が流れ
る。
回路を構成するトランジスターＱ、、Ｑ、のコレクタ電
流をながす、今トランジスターＱ１、Ｑ９のエミッタ面
積をそれぞれＡＥ （Ｑａ） 、ＡＥ（Ｑ、）とすれば
、トランジスターＱ、のコレクタには下記の電流が流れ
る。
閾値以上になるとトランジスターＱ、は導通し、出力電
圧の垂下を早め、出力特性の垂下開始電流の入力電圧に
よる変動が補償される。
圧の垂下を早め、出力特性の垂下開始電流の入力電圧に
よる変動が補償される。
次に出力端子が短絡されると、ＰＮＰ型トランジスター
Ｑ６のベース電位は下がり、Ｑ６は導通し、Ｑ８、Ｑ、
はＯＦＦとなって、前記（２式）の電流は零となり、こ
の時点で出力電流の減少率は鈍り、電流カーブは第４図
の如く残留電流ＩＳ′が比較的大きくなる。
Ｑ６のベース電位は下がり、Ｑ６は導通し、Ｑ８、Ｑ、
はＯＦＦとなって、前記（２式）の電流は零となり、こ
の時点で出力電流の減少率は鈍り、電流カーブは第４図
の如く残留電流ＩＳ′が比較的大きくなる。
このような動作によって、第２図で示したような従来回
路の特性に見られる出力短絡時にも出力残留電流の入力
電圧変動による影響を小さくすることができる。
路の特性に見られる出力短絡時にも出力残留電流の入力
電圧変動による影響を小さくすることができる。
前記の説明から明らかな如く、本発明の回路により、入
力電圧変動による垂下開始電流の変化を防止出来、さら
に出力短絡時の出力残留電流を太きくすることが出来る
ので、短絡解除時に主制御用のトランジスターＱ１の動
作回復を円滑に行わせて過電流保護出来るため、ドロッ
パ型定電圧装置の、特に半導体集積回路の保護用として
、その効果は大きい。
力電圧変動による垂下開始電流の変化を防止出来、さら
に出力短絡時の出力残留電流を太きくすることが出来る
ので、短絡解除時に主制御用のトランジスターＱ１の動
作回復を円滑に行わせて過電流保護出来るため、ドロッ
パ型定電圧装置の、特に半導体集積回路の保護用として
、その効果は大きい。
第１図は従来の回路、第２図は第１図の回路の出力電圧
電流特性、第３図は本実の１実施例による回路で、第４
図はその出力電圧−電流特性図である。 Ｑ、・・・主制御トランジスターｔＱ２・・・制御用ト
ランジスター Ｑ、〜Ｑ、・・・補助トランジスター
Ｖｒｅｆｌ、■ｒｅｆ２・・・基準電圧、Ｒ１−Ｒ８・
・・抵抗、ＡＭＰ・・・差動増幅器、（Ａ）部は入力電
圧変動補償及び過電流保護回路部、Ｂは主回路（定電圧
回路部）を示す。
電流特性、第３図は本実の１実施例による回路で、第４
図はその出力電圧−電流特性図である。 Ｑ、・・・主制御トランジスターｔＱ２・・・制御用ト
ランジスター Ｑ、〜Ｑ、・・・補助トランジスター
Ｖｒｅｆｌ、■ｒｅｆ２・・・基準電圧、Ｒ１−Ｒ８・
・・抵抗、ＡＭＰ・・・差動増幅器、（Ａ）部は入力電
圧変動補償及び過電流保護回路部、Ｂは主回路（定電圧
回路部）を示す。
Claims (1)
- 入力電源の一端に接続された主トランジスタと、前記主
トランジスタのベースとアース端に接続された制御用ト
ランジスタ及び抵抗の直列回路と、前記制御用トランジ
スタのベースとアース端にエミッタ、コレクタが接続さ
れ、ベースが前記制御用トランジスタと抵抗の接続点に
接続された補助トランジスタと入力電源電圧の変化に対
応した電流を前記直列回路の一端に給電する電圧、電流
変換回路を設けたドロッパ型定電圧回路において、前記
電圧、電流変換回路は入力電源の一端とアース間に接続
された分圧抵抗と、入力電源の一端にエミッタが共通接
続され、又ベースが夫々共通接続されてカレントミラー
回路を構成する第１、第２トランジスタと、前記第１ト
ランジスタのコレクタとアース間にコレクタ、エミッタ
が接続され、ベースが前記分圧抵抗の分割点に接続され
た第３のトランジスタと、前記第３トランジスタのベー
スとアース間にエミッタ、コレクタが接続され、ベース
が電源出力端に接続された第４のトランジスタと、前記
第２トランジスタのコレクタを前記直列回路の一端に接
続する回路を備えたことを特徴とするドロッパ型定電圧
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412389A JPH02281309A (ja) | 1989-04-24 | 1989-04-24 | ドロッパ型定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412389A JPH02281309A (ja) | 1989-04-24 | 1989-04-24 | ドロッパ型定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281309A true JPH02281309A (ja) | 1990-11-19 |
Family
ID=14372349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10412389A Pending JPH02281309A (ja) | 1989-04-24 | 1989-04-24 | ドロッパ型定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281309A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
| JP2008117176A (ja) * | 2006-11-06 | 2008-05-22 | Seiko Instruments Inc | 電圧制御回路 |
| KR20160001978A (ko) * | 2014-06-30 | 2016-01-07 | 주식회사 에이디텍 | 과전류 보호회로를 구비한 전원 레귤레이터 |
-
1989
- 1989-04-24 JP JP10412389A patent/JPH02281309A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
| JP2008117176A (ja) * | 2006-11-06 | 2008-05-22 | Seiko Instruments Inc | 電圧制御回路 |
| KR20160001978A (ko) * | 2014-06-30 | 2016-01-07 | 주식회사 에이디텍 | 과전류 보호회로를 구비한 전원 레귤레이터 |
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