KR20020080910A - 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템 - Google Patents

전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템 Download PDF

Info

Publication number
KR20020080910A
KR20020080910A KR1020010020768A KR20010020768A KR20020080910A KR 20020080910 A KR20020080910 A KR 20020080910A KR 1020010020768 A KR1020010020768 A KR 1020010020768A KR 20010020768 A KR20010020768 A KR 20010020768A KR 20020080910 A KR20020080910 A KR 20020080910A
Authority
KR
South Korea
Prior art keywords
module
supply voltage
signal
input
mode
Prior art date
Application number
KR1020010020768A
Other languages
English (en)
Other versions
KR100379610B1 (ko
Inventor
윤성호
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR10-2001-0020768A priority Critical patent/KR100379610B1/ko
Priority to US10/040,341 priority patent/US6566932B2/en
Publication of KR20020080910A publication Critical patent/KR20020080910A/ko
Application granted granted Critical
Publication of KR100379610B1 publication Critical patent/KR100379610B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

여기에 개시되는 시스템에는 제 1 공급 전압에서 동작하고, 파워-오프 모드에서 상기 제 1 공급 전압의 공급이 차단되는 제 1 모듈과, 상기 제 1 공급 전압보다 높은 제 2 공급 전압에서 동작하고, 상기 파워-오프 모드에서도 상기 제 2 공급 전압이 공급되는 제 2 모듈이 제공된다. 상기 제 1 모듈과 상기 제 2 모듈 사이에는 인터페이스 회로가 연결된다. 그러한 인터페이스 회로는 전압 레벨 변환 회로를 포함한다. 전압 레벨 변환 회로는 입력 제어 회로를 포함하며, 상기 입력 제어 회로는 정상적인 동작 모드에서 전압 레벨 변환 회로가 정상적인 전압 변환 동작을 수행하게 하는 반면에 파워-오프 모드에서 불안정한 상태의 입력 신호에 의해서 생길 수 있는 전압 레벨 변환 회로의 누설 전류 경로가 차단되게 한다.

Description

전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수 있는 전압 레벨 변환 장치를 구비한 온-칩 시스템{ON-CHIP SYSTEM WITH VOLTAGE LEVEL CONVERTING DEVICE CAPABLE OF PREVENTING LEAKAGE CURRENT OWING TO VOLTAG LEVEL DIFFERENCE}
본 발명은 전압 레벨 변환 장치에 관한 것으로, 좀 더 구체적으로는 다른 동작 전압에서 동작하는 모듈들 사이에서 전압 변환 기능을 수행하는 전압 레벨 변환 장치를 구비한 온-칩 시스템에 관한 것이다.
다양한 기능의 시스템이 요구되고 이동성이 중요시되는 이유로, 다기능 및 저전력 시스템을 구현하는 것이 시스템 설계의 주된 관심이다. 이러한 관점에 비추어 볼 때, 공급 전압은 점차적으로 낮아지고 있다. 나아가, 다양한 내부 블럭들의 기능에 따라서 개별적으로 공급되도록 그러한 공급 전압이 분리되어 왔다. 시스템의 저전력화를 달성하기 위해서는, 전력 소모가 작도록 구성 요소들이 설계되어야 할 뿐만 아니라 동작 모드에 따라서 전력을 줄일 수 있는 구조가 요구되고 있다. 동작 모드에 따라서 소모 전력이 감소되도록, 중앙 처리 장치, 리얼 타임 클럭 회로(real time clock circuit), 클럭 제어 회로, 메모리 제어 회로, 등을 포함하는 시스템에는 파워-다운 모드(power-down mode)와 파워-오프 모드(power-off mode)가 지원되고 있다.
그러한 시스템이 파워-다운 모드에 들어가면, 시스템 내의 중앙 처리 장치만이 동작한다. 이때, 나머지 기능 블럭들 또는 모듈들(modules)에는 클럭이 공급되지 않기 때문에, 클럭에 의한 동적 전류(dynamic current)가 감소될 수 있다. 즉, 소모되는 전력이 감소될 수 있다. 또한, 시스템이 파워-오프 모드에 들어가면, 시스템을 사용하고 있지 않은 시간에는 필요한 블럭을 제외하고 나머지 블럭들(또는 모듈들)에는 공급 전압이 차단된다.
시스템 내에서 모듈들 간에 공급 전압이 분리되고 각 모듈의 공급 전압이 서로 다른 경우, 모듈 간에 전송되는 신호에 대해서 공급 전압 레벨 차이로 인해서누설 전류(leakage current)가 생길 수 있다. 예를 들면, 2.5V의 동작 전압에 동작하는 제 1 모듈에서 3.0V의 동작 전압에서 동작하는 제 2 모듈로 신호가 전송되고, 제 2 모듈의 입력 또는 수신 회로로서 잘 알려진 CMOS 인버터가 사용된다고 가정하자. 전송 신호가 로직 하이 레벨일 때, NMOS 트랜지스터는 완전히 턴 온될 수 있다. 하지만, PMOS 트랜지스터의 게이트 전압이 2.5V이고 소오스 전압이 3.0V이기 때문에, PMOS 트랜지스터는 완전히 턴 오프되지 않는다. 그러므로, PMOS 및 NMOS 트랜지스터들을 통해 공급 전압으로부터 접지 전압으로 적은 양의 누설 전류가 흐르게 된다.
전압 레벨 차이로 인해서 생기는 누설 전류를 막기 위해서, 일반적으로, "레벨 쉬프터"라 불리는 전압 레벨 변환 회로(voltage level converting circuit)가 사용되고 있다. 이 분야에 잘 알려진 전압 레벨 변환 회로가 도 1에 도시되어 있다. 도 1을 참조하면, 모듈들 간의 인터페이스 회로로서, 전압 레벨 변환 회로는 2.5V 모듈로부터 전송되는 입력 신호(IN)의 전압 레벨을 변환하여 3.0V 모듈로 전달한다. 2개의 인버터들(INV1, INV2), 2개의 PMOS 트랜지스터들(MP1, MP2) 그리고 2개의 NMOS 트랜지스터들 (MN1, MN2)로 구성된다. 점선으로 구분되어 있는 바와 같이, 인버터(INV1)는 2.5V 모듈의 동작 전압(VDD1)에서 동작하고, 나머지 구성 요소들은 3.0V 모듈에서 동작한다.
제 1 모듈의 공급 전압은 파워-오프 모드에서 차단되는 반면에, 제 2 모듈의 공급 전압은 파워-오프 모드에서 계속해서 공급된다고 가정하자. 이러한 가정에 의하면, 도 1에 도시된 전압 레벨 변환 회로는 시스템이 파워-오프 모드로 진입할 때한 가지 문제점을 갖는다. 그러한 문제점은 파워-오프 모드에서 전압 레벨 변환 회로 내에서 누설 전류가 흐른다는 것이다. 이로 인해서 그러한 전압 레벨 변환 회로는 시스템의 저전력 구조에 악영향을 미친다.
좀 더 구체적으로 설명하면, 시스템이 파워-오프 모드로 들어가면, 입력 신호(IN)를 출력하는 모듈의 공급 전압이 차단된다. 이러한 이유로, 입력 신호(IN) 및 반전된 입력 신호(nIN)는 플로팅 상태가 되어 불안정한 값을 가지게 된다. 전압 레벨 변환 회로의 쌍안정 특성에 의해서 N1 및 N2 노드들은 안정된 현재의 전압 레벨을 유지하려고 한다. 하지만, IN 및 nIN 신호들이 불안정하게 변함에 따라 어떤 한계점에서는 많은 누설 전류를 발생시킬 수 있다. 예를 들면, IN 및 nIN 신호들이 모두 로직 '1'의 전압 레벨로 변한 경우, N1 및 N2 노드들은 모두 로직 '0'이 되면서 PMOS 트랜지스터들(MP1, MP2)이 모두 턴 온된다. NMOS 트랜지스터들(MN1, MN2)이 모두 턴 온되어 있기 때문에, 전원 전압(VDD2)에서 접지 전압으로 많은 양의 누설 전류가 흐르게 된다.
본 발명의 목적은 저전력화에 적합한 개선된 전압 레벨 변환 회로를 제공하는 것이다.
본 발명의 다른 목적은 불안정한 상태의 입력 신호로 인해서 생기는 내부 누설 전류를 효과적으로 차단할 수 있는 전압 레벨 변환 회로를 제공하는 것이다.
본 발명의 다른 목적은 송신 모듈의 공급 전압이 차단될 때 생기는 누설 전류를 차단할 수 있는 전압 레벨 변환 회로를 구비한 온-칩 시스템을 제공하는 것이다.
도 1은 종래 기술에 따른 전압 레벨 변환 회로를 보여주는 회로도;
도 2는 본 발명의 제 1 실시예에 따른 온-칩 시스템을 보여주는 블럭도;
도 3은 도 2에 도시된 전압 레벨 변환 회로의 바람직한 실시예;
도 4는 본 발명의 제 2 실시예에 따른 온-칩 시스템을 보여주는 블럭도;
도 5는 도 4에 도시된 전압 레벨 변환 회로의 바람직한 실시예; 그리고
도 6은 도 2에 도시된 전압 레벨 변환 회로의 다른 실시예이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 400 : 제 1 모듈200, 500 : 제 2 모듈
300, 600 : 인터페이스 회로LS : 전압 레벨 변환 회로
(구성)
본 발명의 가장 특징적인 점은 모듈들 사이에서 전압 레벨 변환 기능을 수행하는 인터페이스 회로에 있다. 그러한 인터페이스 회로는 "레벨 쉬프터"(level shifter)로 알려진 전압 레벨 변환 회로를 포함한다. 일예로서, 전압 레벨 변환 회로는 입력 제어 회로를 포함하며, 상기 입력 제어 회로는 정상적인 동작 모드에서 전압 레벨 변환 회로가 정상적인 전압 변환 동작을 수행하게 하는 반면에 파워-오프 모드에서 불안정한 상태의 입력 신호에 의해서 생길 수 있는 전압 레벨 변환 회로의 누설 전류 경로가 차단되게 한다. 다른 예로서, 전압 레벨 변환 회로는 전류 경로 차단 회로를 포함하며, 상기 전류 경로 차단 회로는 입력 제어 회로와 마찬가지로 정상적인 동작 모드에서 전압 레벨 변환 회로가 정상적인 전압 변환 동작을 수행하게 한다. 반면에, 파워-오프 모드에서, 전류 경로 차단 회로는 불안정한 상태의 입력 신호에 의해서 생길 수 있는 전압 레벨 변환 회로의 누설 전류 경로가 차단되도록 전압 레벨 변환 회로의 접지 경로를 차단한다.
(작용)
이러한 회로에 의하면, 다른 동작 전압에서 동작하는 모듈들 사이에서 전압 변환 동작을 수행하는 전압 레벨 변환 회로의 누설 전류 경로가 차단될 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
본 발명의 신규한 시스템은 전압 레벨 변환 회로 자체의 누설 전류를 효과적으로 차단할 수(또는 줄일 수) 있도록 구성된다. 전압 레벨 변환 회로 자체의 누설 전류를 제거하기 위해서, 본 발명의 전압 레벨 변환 회로에는 아래의 기술되는 특징적인 개념이 적용된다. 파워-오프 모드에서 플로팅 상태의 입력 신호에 대해서 불안정한 전압 레벨이 다음 단에 영향을 주기 않도록 하는 것이 바로 그것이다. 따른 특징적인 개념으로, 파워-오프 모드에서 플로팅 상태의 입력 신호에 의해서 생길 수 있는 누설 전류 경로를 완전히 차단하는 것이 바로 그것이다. 이러한 특징적인 개념들에 따라 구성되는 본 발명의 온-칩 시스템의 바람직한 실시예들이 이하 상세히 설명될 것이다. 본 명세서에서 사용되는 용어들 " 기능 블럭" 및 "기능 모듈"은 동일한 의미로서 사용될 것이다.
본 발명의 온-칩 시스템은 다양한 기능 블럭들 또는 모듈들로 구성될 것이다. 시스템의 저전력화를 달성하기 위해서, 본 발명의 시스템은 파워-오프 모드 및 파워-다운 모드를 지원한다. 시스템이 파워-오프 모드에 들어가면, 앞서 설명된 바와 같이, 시스템을 사용하고 있지 않은 시간에는 필요한 블럭(또는 모듈)을 제외하고 나머지 블럭들(또는 모듈들)에는 공급 전압이 차단된다. 파워-오프 모드에서 조차 공급 전압이 계속해서 공급되는 모듈의 일예로서, 본 발명의 온-칩 시스템은 리얼 타임 클럭 모듈(Real Time Clock-RTC-module)을 사용한다. 리얼 타임 클럭 모듈은 일종의 시계로서 항시 동작하여 시스템에 현재의 시간을 알려주는 기능을 갖는다. 리얼 타임 클럭 모듈의 예들이 U.S. Patent No. 5,422,862에 "Computer SystemEmploying An Improved Real Time Clock Alarm"라는 제목으로, U.S. Patent No. 5,818,847에 "System and Method for Providing Real Time Values in Digital Data Processing System"라는 제목으로, U.S. Patent No. 5,860,125에 "Integrated Circuit Including a Real Time Clock, Configuration RAM, and Memory Controller in a Core Section Which Receives an Asynchronous Partial, Reset and An Asynchronous Master Reset"라는 제목으로, 그리고 U.S. Patent No. 6,067,631에 "Time setting Device And Method Of An Operating System in a Power Saving Mode"라는 제목으로 각각 게재되어 있다.
본 발명의 바람직한 실시예에 따른 인터페이스 회로(300)를 구비한 온-칩 시스템이 도 2에 도시되어 있다. 본 발명의 인터페이스 회로(300)는 제 1 모듈(100)과 제 2 모듈(200) 사이에 연결된다. 제 1 모듈(100)은 제 1 공급 전압(VDD)에서 동작하고, 제 2 모듈(300)은 제 1 공급 전압(VDD)보다 높은 제 2 공급 전압(RTCVDD)에서 동작한다. 여기서, 제 2 모듈(300)은 앞서 설명된 리얼 타임 클럭 모듈로 구현될 것이다. 파워-오프 모드에서, 제 1 모듈(100)에 공급되는 제 1 공급 전압(VDD)은 차단되고 제 2 모듈(300)에 공급되는 제 2 공급 전압(RTCVDD)은 계속해서 차단되지 않는다. 제 1 모듈(100)에 공급되는 제 1 공급 전압(VDD)은 약 2.5V이고, 제 2 모듈(300)에 공급되는 제 2 공급 전압(RTCVDD)은 배터리 전압으로서 약 3.0V이다.
인터페이스 회로(200)는, 모듈들 간의 전압 레벨 차이로 인한 누설 전류를 차단하기(제거하기) 위해서, 제 1 모듈(100)로부터 전송되는 신호의 제 1 공급 전압(VDD) 레벨을 제 2 공급 전압(RTCVDD) 레벨로 변환하는 기능을 담당한다. 인터페이스 회로(200)는 복수 개의 전압 레벨 변환 회로(LS)들 또는 레벨 쉬프터들로 구성되며, 제 1 모듈(100)의 일 출력 단자(EC)에 연결되는 ND1 노드 상의 전압에 따라 동작된다. 이는 이후 상세히 설명될 것이다. ND1 노드와 접지 전압 사이에는 저항(R)이 연결되어 있다. 제 1 모듈(100)의 일 출력 단자(EC)는 정상 동작 모드에서 로직 하이 레벨을 갖고 파워-오프 모드에서 플로팅 상태로 유지된다. 제 1 모듈(100)과 저항(R)은 파워-오프 모드를 나타내는 제어 신호(Flag)를 발생하기 위한 제어 신호 발생 회로(control signal generating circuit)를 구성한다. 따라서 제어 신호(Flag)는 정상 동작 모드에서 로직 하이 레벨(logic high level)을 갖고 파워-오프 모드에서 로직 로우 레벨(logic low level)을 갖는다.
각 전압 레벨 변환 회로(LS)는, 도 3에 도시된 바와 같이, 3개의 인버터들(INV10, INV12, INV14), PMOS 트랜지스터들(MP10, MP12), NMOS 트랜지스터들(MN10, MN12), 오어 게이트(G1), 그리고 앤드 게이트(G2)로 구성된다. 인버터(INV10)는 제 1 모듈(100)의 공급 전압(VDD)에서 동작하고, 나머지 구성 요소들은 제 2 모듈(200)의 공급 전압(RTCVDD)에서 동작한다. 앞서 설명된 바와 같이, 제 1 모듈(100)의 공급 전압(VDD)은 파워-오프 모드에서 차단된다.
인버터(INV10)는 인터페이스 회로 또는 전압 레벨 변환 회로의 입력 단자(301)에 연결되고, 제 1 모듈(100)로부터 전송되는 입력 신호(IN)를 반전시킨다. 그렇게 반전된 입력 신호(nIN)는 오어 게이트(G1)의 일 입력 단자로 전달된다. 오어 게이트(G1)의 다른 입력 단자에는 입력 단자(302)에 연결된 인버터(INV12)를통해 제어 신호(Flag)가 인가된다. 제어 신호(Flag)는 정상 동작 모드에서 로직 하이 레벨을 갖고, 파워-오프 모드에서 로직 로우 레벨을 갖는다. 앤드 게이트(G2)는 입력 신호(IN)와 제어 신호(Flag)를 각각 공급받는 입력 단자들(301, 302)에 각각 연결되는 입력 단자들을 갖는다. PMOS 트랜지스터(MP10)는 제 2 모듈(200)의 공급 전압(RTCVDD)과 ND2 노드 사이에 형성되는 전류 통로를 갖고, PMOS 트랜지스터(MP12)는 제 2 모듈(200)의 공급 전압(RTCVDD)과 ND3 노드 사이에 형성되는 전류 통로를 갖는다. PMOS 트랜지스터들(MP10, MP12)의 게이트 전극들은 ND2 및 ND3 노드들에 교차 접속된다. 입력 트랜지스터로서, NMOS 트랜지스터(MN10)는 ND2 노드와 접지 전압 사이에 형성되는 전류 통로와 오어 게이트(G1)로부터 출력되는 게이트 신호를 공급받는 게이트 전극을 갖는다. 입력 트랜지스터로서, NMOS 트랜지스터(MN12)는 ND3 노드와 접지 전압 사이에 형성되는 전류 통로와 앤드 게이트(G2)로부터 출력되는 게이트 신호를 공급받는 게이트 전극을 갖는다. 인버터(INV14)는 ND3 노드에 연결되고, 출력 단자(303)를 통해 입력 신호(IN)에 대응하는 출력 신호(OUT)를 제 2 모듈(200)로 출력한다.
입력 신호(IN)가 제 1 모듈(100)의 공급 전압(VDD)을 갖는 로직 하이 레벨일 때, 출력 신호(OUT)는 제 2 모듈(200)의 공급 전압(RTCVDD)을 갖는 로직 하이 레벨을 갖는다. 이에 반해서, 입력 신호(IN)가 제 1 모듈(100)의 공급 전압(VDD)을 갖는 로직 하이 레벨일 때, 출력 신호(OUT)가 제 2 모듈(200)의 접지 전압을 갖는 로직 로우 레벨을 갖도록 전압 레벨 변환 회로를 구성할 수 있다. 또한, 입력 신호(IN)가 제 1 모듈(100)의 접지 전압을 갖는 로직 로우 레벨일 때, 출력신호(OUT)가 제 2 모듈(200)의 공급 전압(RTCVDD)을 갖는 로직 하이 레벨을 갖도록 전압 레벨 변환 회로를 구성할 수 있다.
인버터들(INV10, INV12), 오어 게이트(G1) 그리고 앤드 게이트(G2)는 입력 신호(IN) 및 제어 신호(Flag)에 응답하여 입력 트랜지스터들(MN10, MN12)을 제어하기 위한 입력 제어 회로를 구성한다.
정상 동작 모드에서, 앞서 설명된 바와 같이, 제 1 모듈(100)의 출력 단자(EC)는 로직 하이 레벨을 갖는다. 이는 ND1 노드가 로직 하이 레벨이 됨을 의미한다. 따라서 제어 신호(Flag)는 정상 동작 모드에서 로직 하이 레벨이 된다. 제어 신호(Flag)가 로직 하이 레벨이기 때문에, 오어 게이트(G1)과 앤드 게이트(G2)의 출력 신호들의 로직 레벨들은 입력 단자(301)에 인가되는 입력 신호(IN)에 의해서 결정된다. 만약 로우 하이 레벨의 입력 신호(IN)가 제 1 모듈(100)로부터 출력되면, NMOS 트랜지스터(MN10)는 턴 오프되고 NMOS 트랜지스터(MN12)는 턴 온된다. 이는 ND3 노드가 접지되게 하고 ND2 노드가 공급 전압(RTCVDD)에 연결되게 한다. 제 2 모듈(200)의 공급 전압(RTCVDD)을 갖는 로직 하이 레벨의 출력 신호(OUT)가 출력된다. 이와 반대로, 만약 로우 하이 레벨의 입력 신호(IN)가 제 1 모듈(100)로부터 출력되면, 제 2 모듈(200)의 접지 전압을 갖는 로직 로우 레벨의 출력 신호(OUT)가 출력된다. 따라서, 본 발명에 따른 전압 레벨 변환 회로 또는 인터페이스 회로는 정상 동작 모드에서 종래 기술에 따른 전압 레벨 변환 회로와 동일하게 동작한다.
본 발명에 따른 전압 레벨 변환 회로를 구비한 시스템이 파워-오프 모드로진입하면, 제 1 모듈(100)의 출력 단자(EC)는 플로팅 상태가 되고, ND1 노드는 풀다운 저항(R)을 통해 접지된다. 제어 신호(Flag)는 로직 로우 레벨이 된다. 이와 동시에, 제 1 모듈(100)의 공급 전압(VDD)이 차단되기 때문에, 입력 단자(301)에 인가되는 입력 신호(IN) 및 인버터(INV10)의 출력 신호(nIN)는 불안정한 상태가 된다. 즉, 입력 단자(301)에 인가되는 입력 신호(IN) 및 인버터(INV10)의 출력 신호(nIN)가 모두 로직 하이 레벨이 될 수 있다. 이는 종래 기술에 따른 전압 레벨 변환 회로 내에서 누설 전류가 흐르게 하였고 전압 레벨 변환 회로의 다음 단으로 불안정한 상태의 신호가 공급되게 하였다.
제어 신호(Flag)가 로직 로우 레벨이기 때문에, 오어 게이트(G1) 및 앤드 게이트(G2)로부터 각각 출력되는 신호들(또는 게이트 신호들)은 입력 신호(IN)에 관계없이 제어 신호(Flag)에 의해서 결정된다. 즉, 오어 게이트(G1)는 로직 하이 레벨의 게이트 신호를 출력하고, 앤드 게이트(G2)는 로직 로우 레벨의 게이트 신호를 출력한다. 이는 NMOS 트랜지스터(MN10)가 턴 온되게 하고 NMOS 트랜지스터(MN12)가 턴 오프되게 한다. 파워-오프 모드에서 입력 트랜지스터들이 동시에 턴 온되는 종래 기술의 전압 레벨 변환 회로와 달리, NMOS 트랜지스터(MN10)가 턴 온되고 NMOS 트랜지스터(MN12)가 턴 오프되기 때문에, 공급 전압(RTCVDD)과 접지 전압 사이에 형성되는 불필요한 누설 전류 경로는 형성되지 않는다. 본 발명에 따른 전압 레벨 변환 회로 또는 인터페이스 회로에 의하면, 파워-오프 모드시 조차 전압 레벨 변환 회로 내의 누설 전류가 차단될 뿐만 아니라 다음 단으로 안정된 상태의 신호가 공급될 것이다.
본 발명의 제 2 실시예에 따른 온-칩 시스템을 보여주는 블럭도가 도 4에 도시되어 있다. 도 4를 참조하면, 인터페이스 회로(600)는 제 1 모듈(400)과 제 2 모듈(500) 사이에 연결되며, 복수 개의 전압 레벨 변환 회로(LS)들로 구성된다. 제 1 모듈(400)에 인가되는 공급 전압은 파워-오프 모드에서 차단되는 반면에, 제 2 모듈(500)에 인가되는 공급 전압은 파워-오프 모드시 조차 차단되지 않는다. 제 1 모듈(400)에 인가되는 공급 전압은 제 2 모듈(500)에 인가되는 공급 전압보다 낮다. 여기서, 제 2 모듈(500)은 앞서 설명된 리얼 타임 클럭 회로로 구현될 수 있다.
인터페이스 회로(600)를 구성하는 전압 레벨 변환 회로(LS)들의 접지 경로는 노드 (402)와 접지 전압 사이에 연결되는 NMOS 트랜지스터(MNEC)를 통해 형성된다. 이는 NMOS 트랜지스터(MNEC)의 전류 통로가 형성되는 지의 여부에 따라 전압 레벨 변환 회로(LS)들의 동작이 결정됨을 의미한다. NMOS 트랜지스터(MNEC)는 제 1 모듈(400)의 출력 단자(EC)와 풀다운 저항(R')의 접속 노드의 전압 레벨에 따라 턴 온/오프된다. 앞서 설명된 바와 같이, 제 1 모듈(400)의 출력 단자(EC)는 정상 동작 모드에서 로직 하이 레벨을 갖고 파워-오프 모드에서 플로팅 상태를 갖는다. 따라서 정상 동작 모드에서 NMOS 트랜지스터(MNEC)는 턴 온되는 반면에, 파워-오프 모드에서 NMOS 트랜지스터(MNEC)는 풀다운 저항(R')에 의해서 턴 오프된다. 풀다운 저항(R')과 NMOS 트랜지스터(MNEC)는 인터페이스 회로(600)의 전류 경로를 차단하기 위한 전류 경로 차단 회로로서 동작한다.
각 전압 레벨 변환 회로(LS)는, 도 5에 도시된 바와 같이, 인버터들(INV20, INV22), 2개의 PMOS 트랜지스터들(MP20, MP22) 그리고 2개의 NMOS트랜지스터들(MN20, MN22)로 구성된다. 인버터(INV20)는 제 1 모듈(400)의 공급 전압(VDD)에서 동작하고, 나머지 구성 요소들은 제 2 모듈(500)의 공급 전압(RTCVDD)에서 동작한다. 인버터(INV20)는 입력 단자(401)에 연결되고 입력 단자(401)에 인가되는 입력 신호(IN)를 반전시킨다. PMOS 트랜지스터(MP20)는 제 2 모듈(500)의 공급 전압(RTCVDD)과 ND4 노드 사이에 형성되는 전류 통로를 갖고, PMOS 트랜지스터(MP22)는 제 2 모듈(500)의 공급 전압(RTCVDD)과 ND5 노드 사이에 형성되는 전류 통로를 갖는다. PMOS 트랜지스터들(MP20, MP22)의 게이트 전극들은 ND4 및 ND5 노드들에 교차 접속된다. NMOS 트랜지스터(MN20)는 ND4 노드와 NMOS 트랜지스터(MNEC)의 드레인 단자 즉, 402 노드 사이에 형성되는 전류 통로 및 인버터(INV20)의 출력 신호(nIN)를 공급받는 게이트 전극을 갖는다. NMOS 트랜지스터(MN22)는 ND5 노드와 NMOS 트랜지스터(MNEC)의 드레인 단자 즉, 402 노드 사이에 형성되는 전류 통로 및 입력 신호(IN)를 공급받는 게이트 전극을 갖는다. 인버터(INV22)는 ND5 노드에 연결되고, 출력 단자(403)를 통해 입력 신호(IN)에 대응하는 출력 신호(OUT)를 제 2 모듈(200)로 출력한다.
NMOS 트랜지스터들(MN20, MN22)과 인버터(INV22)는, 도 5에서 알 수 있듯이, 접지 전압에 직접 연결되지 않고 402 노드에 연결된다. 402 노드는, 도 4에 도시된 바와 같이, NMOS 트랜지스터(MNEC)를 통해 접지 전압에 연결된다. 만약 파워-오프 모드에서 402 노드가 플로팅되면, 전압 레벨 변환 회로(LS)의 출력 신호(OUT)는 불안정한 상태가 되며, 다음 단에 영향을 줄 수 있다. 이를 방지하기 위해서, 제 2 모듈(500)에는 전압 레벨 변환 회로(LS)들에 각각 대응하는 앤드 게이트들(G3-G6)이 제공된다. 앤드 게이트들(G3-G6) 각각의 일 입력 단자는 제 1 모듈(400)의 출력 단자(EC)와 풀다운 저항(R')의 접속 노드에 연결된다. 파워-오프 모드에서 각 전압 레벨 변환 회로(LS)의 출력 신호가 불안정한 상태가 되더라도, 각 앤드 게이트(G3-G6)는 로직 로우 레벨의 안정된 신호를 출력한다.
정상 동작 모드에서, 앞서 설명된 바와 같이, 제 1 모듈(400)의 출력 단자(EC)는 로직 하이 레벨을 갖는다. 이는 출력 단자(EC)와 풀다운 저항(R')의 접속 노드가 로직 하이 레벨이 됨을 의미한다. 따라서 NMOS 트랜지스터(MNEC)는 턴 온된다. 즉, 인터페이스 회로(600)의 접지 경로가 형성되며, 앤드 게이트들(G3-G6)의 출력 신호들은 대응하는 전압 레벨 변환 회로(LS)들의 출력 신호들에 의해서 결정된다. 각 전압 레벨 변환 회로(LS)는 잘 알려진 레벨 쉬프터와 마찬가지로 제 2 모듈(500)의 공급 전압 레벨을 갖도록 입력 신호(IN)의 전압 레벨을 변환한다. 따라서, 본 발명에 따른 전압 레벨 변환 회로는 정상 동작 모드에서 종래 기술에 따른 전압 레벨 변환 회로와 동일하게 동작한다.
본 발명에 따른 전압 레벨 변환 회로를 구비한 시스템이 파워-오프 모드로 진입하면, 제 1 모듈(400)의 출력 단자(EC)는 플로팅 상태가 되고, NMOS 트랜지스터(MNEC)의 게이트 전극은 풀다운 저항(R')을 통해 접지된다. NMOS 트랜지스터(MNEC)가 턴 오프되기 때문에, 전압 레벨 변환 회로(LS)들의 접지 경로가 차단된다. 이는 불안정한 상태의 입력 신호(IN)에 의해서 생기는 누설 전류 경로가 완전히 차단됨을 의미한다. 전압 레벨 변환 회로(LS)들의 접지 경로가 차단됨에 따라 인터페이스 회로(600)의 출력 신호들이 불안정하더라도, 그러한 불안정한상태의 출력 신호들은 제 2 모듈(500)에는 영향을 미치지 못한다. 이는 제 2 모듈(500)의 앤드 게이트들(G3-G6)의 일 입력 단자들이 풀다운 저항(R')을 통해 접지되기 때문이다. 본 발명의 제 2 실시예에 따른 전압 레벨 변환 회로 또는 인터페이스 회로에 의하면, 파워-오프 모드시 조차 전압 레벨 변환 회로 내의 누설 전류가 차단될 뿐만 아니라 다음 단으로 안정된 상태의 신호가 공급될 것이다.
도 6은 본 발명에 따른 전압 레벨 변환 회로의 변형예를 보여주는 회로도이다. 도 6에 도시된 전압 레벨 변환 회로(LS)는 도 2에 도시된 바와 같은 시스템 구조에 적용될 것이다. 그러므로 도 6에 도시된 전압 레벨 변환 회로(LS)의 접지 경로는 파워-오프 모드에서 제어 신호(Flag)에 의해서 차단된다. 앞서 설명된 바와 같이, 제어 신호(Flag)는 정상 동작 모드에서 로직 하이 레벨을 갖고 파워-오프 모드에서 로직 로우 레벨을 갖는다. 전압 레벨 변환 회로(LS)는, 도 6에 도시된 바와 같이, 인버터(INV30), 2개의 PMOS 트랜지스터들(MP30, MP32), 2개의 NMOS 트랜지스터들(MN30, MN32, MN34), 그리고 앤드 게이트(G7)로 구성된다.
인버터(INV30)는 제 1 모듈(100)로부터의 입력 신호(IN)를 공급받는 입력 단자(501)에 연결되고, 입력 신호(IN)를 반전시킨다. PMOS 트랜지스터(MP30)는 제 2 모듈(200)의 공급 전압(RTCVDD)과 ND6 노드 사이에 형성되는 전류 통로를 갖고, PMOS 트랜지스터(MP32)는 제 2 모듈(200)의 공급 전압(RTCVDD)과 ND7 노드 사이에 형성되는 전류 통로를 갖는다. PMOS 트랜지스터들(MP20, MP22)의 게이트 전극들은 ND4 및 ND5 노드들에 교차 접속된다. NMOS 트랜지스터(MN30)는 ND4 노드와 ND8 노드 사이에 형성되는 전류 통로 및 인버터(INV20)의 출력 신호(nIN)를 공급받는 게이트 전극을 갖는다. NMOS 트랜지스터(MN32)는 ND7 노드와 ND8 노드 사이에 형성되는 전류 통로 및 입력 신호(IN)를 공급받는 게이트 전극을 갖는다. NMOS 트랜지스터(MN34)는 ND8 노드와 접지 전압 사이에 형성되는 전류 통로와 제어 신호(Flag)를 공급받는 입력 단자(502)에 연결되는 게이트 전극을 갖는다. 앤드 게이트(G7)는 ND6 노드와 입력 단자(502)에 각각 연결되는 입력 단자들 및 입력 신호(IN)에 대응하는 출력 신호(OUT)를 출력하기 위한 출력 단자를 갖는다. 인버터(INV30)는 제 1 모듈(100)의 공급 전압(VDD)에서 동작하고, 나머지 구성 요소들은 제 2 모듈(200)의 공급 전압(RTCVDD)에서 동작한다. NMOS 트랜지스터(MN34)는 제어 신호(Flag)에 응답하여 접지 경로를 차단하기 위한 전류 경로 차단 회로로서 동작한다.
정상 동작 모드에서, 앞서 설명된 바와 같이, 제 1 모듈(100)의 출력 단자(EC)는 로직 하이 레벨을 갖는다. 이는 도 2의 ND1 노드가 로직 하이 레벨이 됨을 의미한다. 따라서 제어 신호(Flag)는 정상 동작 모드에서 로직 하이 레벨이 된다. 제어 신호(Flag)가 로직 하이 레벨이기 때문에, 도 6의 NMOS 트랜지스터(MN34)는 턴 온되고, 앤드 게이트(G7)의 출력 신호는 ND6 노드의 전압 레벨에 따라 결정될 것이다. 그러므로, 도 6에 도시된 전압 레벨 변환 회로(LS)는 정상적으로 동작한다.
본 발명에 따른 전압 레벨 변환 회로를 구비한 시스템이 파워-오프 모드로 진입하면, 제 1 모듈(100)의 출력 단자(EC)는 플로팅 상태가 되고, 도 2의 ND1 노드는 풀다운 저항(R)을 통해 접지된다. 제어 신호(Flag)는 로직 로우 레벨이 된다. 이와 동시에, 제 1 모듈(100)의 공급 전압(VDD)이 차단되기 때문에, 입력단자(501)에 인가되는 입력 신호(IN) 및 인버터(INV30)의 출력 신호(nIN)는 불안정한 상태가 된다. 이는 종래 기술에 따른 전압 레벨 변환 회로 내에서 누설 전류가 흐르게 하였고 전압 레벨 변환 회로의 다음 단으로 불안정한 상태의 신호가 공급되게 하였다.
하지만, 제어 신호(Flag)가 로직 로우 레벨이기 때문에, NMOS 트랜지스터(MN34)는 턴 오프되어 NMOS 트랜지스터들(MN30,MN32)의 접지 경로가 차단된다. 즉, 불안정한 입력 신호에 의해서 생길 수 있는 누설 전류 경로가 완전히 차단된다. 제어 신호(Flag)가 파워-오프 모드에서 로직 로우 레벨이기 때문에, 앤드 게이트(G7)는 ND6 노드의 불안정한 상태에 관계없이 로직 로우 레벨의 안정된 신호(OUT)를 출력한다. 본 발명에 따른 전압 레벨 변환 회로 또는 인터페이스 회로에 의하면, 그러므로, 파워-오프 모드시 조차 전압 레벨 변환 회로 내의 누설 전류가 차단될 뿐만 아니라 다음 단으로 안정된 상태의 신호가 공급될 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
파워-오프 모드에서 공급 전압이 중단되는 모듈의 불안정한 출력 신호에 의해서 생길 수 있는 전압 레벨 변환 회로의 누설 경로가 완전히 차단될 수 있다.

Claims (24)

  1. 제 1 공급 전압에서 동작하고, 파워-오프 모드에서 상기 제 1 공급 전압의 공급이 차단되는 제 1 모듈과;
    상기 제 1 공급 전압보다 높은 제 2 공급 전압에서 동작하고, 상기 파워-오프 모드에서도 상기 제 2 공급 전압이 공급되는 제 2 모듈과; 그리고
    상기 제 1 모듈과 상기 제 2 모듈 사이에 연결되는 인터페이스 회로를 포함하되,
    상기 인터페이스 회로는
    입력 트랜지스터들을 구비하고, 상기 제 1 모듈에서 출력되는 신호의 제 1 공급 전압 레벨을 상기 제 2 공급 전압 레벨로 변환하는 레벨 변환부 및;
    상기 제 1 모듈에서 출력되는 신호가 상기 파워-오프 모드에서 불안정한 상태가 될 때, 외부로부터 인가되는 제어 신호에 응답하여 상기 입력 트랜지스터들이 상기 불안정한 상태의 신호에 의해서 동시에 활성화되는 것을 방지하는 수단을 포함하는 온-칩 시스템.
  2. 제 1 항에 있어서,
    상기 제어 신호는 정상 동작 모드에서 로직 하이 레벨을 갖고 상기 파워-오프 모드에서 로직 로우 레벨을 갖는 온-칩 시스템.
  3. 제 2 항에 있어서,
    상기 제어 신호는 상기 제 1 모듈의 일 출력 단자와 저항으로 구성되는 제어 신호 발생 회로에 의해서 생성되되, 상기 저항은 상기 제 1 모듈의 일 출력 단자와 접지 전압 사이에 연결되고, 상기 제어 신호는 상기 저항과 상기 출력 단자의 접속 노드로부터 출력되는 온-칩 시스템.
  4. 제 3 항에 있어서,
    상기 제 1 모듈의 일 출력 단자는 상기 정상 동작 모드에서 로직 하이 레벨을 가지며 상기 파워-오프 모드에서 플로팅 상태를 갖는 온-칩 시스템.
  5. 제 1 항에 있어서,
    상기 수단은
    상기 제 1 모듈에서 출력되는 신호를 반전시키는 제 1 인버터와;
    상기 제어 신호를 반전시키는 제 2 인버터와;
    상기 제 1 및 제 2 인버터들의 출력 신호들을 받아들여 상기 입력 트랜지스터들 중 하나의 게이트 신호를 출력하는 오어 게이트와; 그리고
    상기 제 1 모듈에서 출력되는 신호와 상기 제어 신호를 받아들여 상기 입력 트랜지스터들 중 다른 하나의 게이트 신호를 출력하는 앤드 게이트를 포함하는 온-칩 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 인버터는 상기 제 1 공급 전압에서 동작하고, 상기 제 2 인버터, 상기 오어 게이트 그리고 상기 앤드 게이트는 상기 제 2 공급 전압에서 동작하는 온-칩 시스템.
  7. 제 1 공급 전압의 입력 신호를 받아들이기 위한 입력 단자와;
    상기 제 1 공급 전압보다 높은 제 2 공급 전압의 출력 신호를 출력하기 위한 출력 단자와;
    상기 제 2 공급 전압과 제 1 및 제 2 노드들에 연결되는 한 쌍의 교차 접속된 트랜지스터들과;
    상기 제 1 노드와 접지 전압 사이에 연결되는 제 1 입력 트랜지스터와;
    상기 제 2 노드와 상기 접지 전압 사이에 연결되는 제 2 입력 트랜지스터와; 그리고
    상기 입력 신호가 불안정한 상태가 될 때, 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 및 제 2 입력 트랜지스터들이 상기 불안정한 상태의 입력 신호에 의해서 동시에 활성화되는 것을 방지하는 입력 제어 회로를 포함하는 전압 레벨 변환 장치.
  8. 제 7 항에 있어서,
    상기 제어 신호는 정상 동작 모드에서 로직 하이 레벨을 갖고 파워-오프 모드에서 로직 로우 레벨을 갖는 전압 레벨 변환 장치.
  9. 제 8 항에 있어서,
    상기 입력 제어 회로는
    상기 입력 신호를 반전시키는 제 1 인버터와;
    상기 제어 신호를 반전시키는 제 2 인버터와;
    상기 제 1 및 제 2 인버터들의 출력 신호들을 받아들여 상기 제 1 입력 트랜지스터의 게이트 신호를 출력하는 오어 게이트와; 그리고
    상기 입력 신호와 상기 제어 신호를 받아들여 상기 제 2 입력 트랜지스터의 게이트 신호를 출력하는 앤드 게이트를 포함하는 전압 레벨 변환 장치.
  10. 제 8 항에 있어서,
    상기 제 1 인버터는 상기 제 1 공급 전압에서 동작하고, 상기 제 2 인버터, 상기 오어 게이트 그리고 상기 앤드 게이트는 상기 제 2 공급 전압에서 동작하는 전압 레벨 변환 장치.
  11. 제 1 공급 전압에서 동작하고, 파워-오프 모드에서 상기 제 1 공급 전압의 공급이 차단되는 제 1 모듈과; 상기 제 1 공급 전압보다 높은 제 2 공급 전압에서 동작하고, 상기 파워-오프 모드에서도 상기 제 2 공급 전압이 공급되는 제 2 모듈과; 그리고 상기 제 1 모듈과 상기 제 2 모듈 사이에 연결되는 인터페이스 회로를포함하되,
    상기 인터페이스 회로는
    상기 제 2 공급 전압과 제 1 및 제 2 노드들에 연결되는 한 쌍의 교차 접속된 트랜지스터들과;
    상기 제 1 노드와 접지 전압 그리고 상기 제 2 노드와 상기 접지 전압 사이에 각각 연결되는 제 1 및 제 2 입력 트랜지스터들과; 그리고
    상기 제 1 모듈로부터의 입력 신호가 상기 파워-오프 모드에서 불안정한 상태가 될 때, 외부로부터 인가되는 제어 신호에 응답하여 상기 제 1 및 제 2 입력 트랜지스터들이 배타적으로 활성화되게 하는 입력 제어 회로를 포함하는 온-칩 시스템.
  12. 제 11 항에 있어서,
    상기 제어 신호는 정상 동작 모드에서 로직 하이 레벨을 갖고 상기 파워-오프 모드에서 로직 로우 레벨을 갖는 온-칩 시스템.
  13. 제 12 항에 있어서,
    상기 제어 신호는 상기 제 1 모듈의 일 출력 단자와 저항으로 구성되는 제어 신호 발생 회로에 의해서 생성되되, 상기 저항은 상기 제 1 모듈의 일 출력 단자와 접지 전압 사이에 연결되고, 상기 제어 신호는 상기 저항과 상기 출력 단자의 접속 노드로부터 출력되는 온-칩 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 모듈의 일 출력 단자는 상기 정상 동작 모드에서 로직 하이 레벨을 가지며 상기 파워-오프 모드에서 플로팅 상태를 갖는 온-칩 시스템.
  15. 제 11 항에 있어서,
    상기 입력 제어 회로는
    상기 제 1 모듈로부터의 입력 신호를 반전시키는 제 1 인버터와;
    상기 제어 신호를 반전시키는 제 2 인버터와;
    상기 제 1 및 제 2 인버터들의 출력 신호들을 받아들여 상기 제 1 입력 트랜지스터의 게이트 신호를 출력하는 오어 게이트와; 그리고
    상기 입력 신호와 상기 제어 신호를 받아들여 상기 제 2 입력 트랜지스터의 게이트 신호를 출력하는 앤드 게이트를 포함하는 온-칩 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 인버터는 상기 제 1 공급 전압에서 동작하고, 상기 제 2 인버터, 상기 오어 게이트 그리고 상기 앤드 게이트는 상기 제 2 공급 전압에서 동작하는 온-칩 시스템.
  17. 제 1 공급 전압에서 동작하고, 파워-오프 모드에서 상기 제 1 공급 전압의공급이 차단되는 제 1 모듈과;
    상기 제 1 공급 전압보다 높은 제 2 공급 전압에서 동작하고, 상기 파워-오프 모드에서도 상기 제 2 공급 전압이 공급되는 제 2 모듈과; 그리고
    상기 제 1 모듈과 상기 제 2 모듈 사이에 병렬 연결되는 복수의 전압 레벨 변환 회로들을 포함하되,
    상기 각 전압 레벨 변환 회로는
    상기 제 2 공급 전압과 제 1 및 제 2 노드들에 연결되는 한 쌍의 교차 접속된 트랜지스터들과;
    상기 제 1 노드와 제 3 노드 그리고 상기 제 2 노드와 상기 제 3 노드 사이에 각각 연결되는 제 1 및 제 2 입력 트랜지스터들과; 그리고
    상기 제 1 입력 트랜지스터는 상기 제 1 모듈로부터 출력되는 입력 신호에 의해서 제어되고, 상기 제 2 입력 트랜지스터는 상기 입력 신호의 반전 신호에 의해서 제어되며;
    상기 제 1 노드에 연결되고, 상기 입력 신호에 대응하는 출력 신호를 출력하는 인버터를 구비하고; 그리고
    상기 제 3 노드와 접지 전압 사이에 연결되고, 상기 각 전압 레벨 변환 회로의 입력 신호가 상기 파워-오프 모드에서 불안정한 상태가 될 때 상기 제 3 노드와 상기 접지 전압 사이의 전류 통로를 차단하는 전류 경로 차단 회로를 포함하는 온-칩 시스템.
  18. 제 17 항에 있어서,
    상기 전류 경로 차단 회로는
    상기 제 1 모듈의 일 출력 단자와 상기 접지 전압 사이에 연결되는 저항과; 그리고
    상기 제 3 노드와 상기 접지 전압 사이에 형성되는 전류 통로 그리고 상기 제 1 모듈의 일 출력 단자에 연결되는 게이트를 갖는 NMOS 트랜지스터를 포함하는 온-칩 시스템.
  19. 제 18 항에 있어서,
    상기 제 1 모듈의 일 출력 단자는 정상 동작 모드에서 로직 하이 레벨을 가지며 상기 파워-오프 모드에서 플로팅 상태를 갖는 온-칩 시스템.
  20. 제 18 항에 있어서,
    상기 제 2 모듈은 상기 전압 레벨 변환 회로들 각각에 대응하는 복수 개의 앤드 게이트들을 포함하고, 상기 각 앤드 게이트는 대응하는 전압 레벨 변환 회로의 출력 신호를 받아들이는 제 1 입력 단자와 상기 제 1 모듈의 일 출력 단자에 연결되는 제 2 출력 단자를 갖는 온-칩 시스템.
  21. 제 1 공급 전압에서 동작하고, 파워-오프 모드에서 상기 제 1 공급 전압의 공급이 차단되는 제 1 모듈과;
    상기 제 1 공급 전압보다 높은 제 2 공급 전압에서 동작하고, 상기 파워-오프 모드에서도 상기 제 2 공급 전압이 공급되는 제 2 모듈과; 그리고
    상기 제 1 모듈과 상기 제 2 모듈 사이에 연결되는 전압 레벨 변환 회로를 포함하되,
    상기 전압 레벨 변환 회로는
    상기 제 2 공급 전압과 제 1 및 제 2 노드들에 연결되는 한 쌍의 교차 접속된 트랜지스터들과;
    상기 제 1 노드와 제 3 노드 그리고 상기 제 2 노드와 상기 제 3 노드 사이에 각각 연결되는 제 1 및 제 2 입력 트랜지스터들과; 그리고
    상기 제 1 입력 트랜지스터는 상기 제 1 모듈로부터 출력되는 입력 신호에 의해서 제어되고, 상기 제 2 입력 트랜지스터는 상기 입력 신호의 반전 신호에 의해서 제어되며;
    상기 제 1 노드로부터의 신호 및 외부로부터의 제어 신호를 받아들이고 상기 입력 신호에 대응하는 출력 신호를 출력하는 앤드 게이트와; 그리고
    상기 제 3 노드와 접지 전압 사이에 연결되고, 상기 입력 신호가 상기 파워-오프 모드에서 불안정한 상태가 될 때 상기 제어 신호에 응답하여 상기 제 3 노드와 상기 접지 전압 사이의 전류 통로를 차단하는 전류 경로 차단 회로를 포함하는 온-칩 시스템.
  22. 제 21 항에 있어서,
    상기 전류 경로 차단 회로는 상기 제 3 노드와 상기 접지 전압 사이에 연결되는 전류 통로 및 상기 제어 신호에 연결되는 게이트를 갖는 NMOS 트랜지스터로 구성되는 온-칩 시스템.
  23. 제 22 항에 있어서,
    상기 제어 신호는 정상 동작 모드에서 로직 하이 레벨을 갖고 상기 파워-오프 모드에서 로직 로우 레벨을 갖는 온-칩 시스템.
  24. 제 23 항에 있어서,
    상기 제어 신호는 상기 제 1 모듈의 일 출력 단자와 저항으로 구성되는 제어 신호 발생 회로에 의해서 생성되되, 상기 저항은 상기 제 1 모듈의 일 출력 단자와 접지 전압 사이에 연결되고, 상기 제어 신호는 상기 저항과 상기 출력 단자의 접속 노드로부터 출력되는 온-칩 시스템.
KR10-2001-0020768A 2001-04-18 2001-04-18 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템 KR100379610B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0020768A KR100379610B1 (ko) 2001-04-18 2001-04-18 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템
US10/040,341 US6566932B2 (en) 2001-04-18 2001-11-01 On-chip system with voltage level converting device for preventing leakage current due to voltage level difference

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0020768A KR100379610B1 (ko) 2001-04-18 2001-04-18 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템

Publications (2)

Publication Number Publication Date
KR20020080910A true KR20020080910A (ko) 2002-10-26
KR100379610B1 KR100379610B1 (ko) 2003-04-08

Family

ID=19708414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0020768A KR100379610B1 (ko) 2001-04-18 2001-04-18 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템

Country Status (2)

Country Link
US (1) US6566932B2 (ko)
KR (1) KR100379610B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545171B2 (en) 2006-08-28 2009-06-09 Samsung Electronics Co., Ltd. Input/output device with fixed value during sleep mode or at a time of supplying initial voltage to system
KR101254350B1 (ko) * 2006-01-12 2013-04-23 삼성전자주식회사 버스를 공유하는 이종 시스템 프로세서들 사이에서 누설전류를 차단하기 위한 장치 및 방법
KR20150069838A (ko) * 2013-12-16 2015-06-24 한국항공우주연구원 아날로그 먹스 회로 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3696157B2 (ja) * 2001-12-19 2005-09-14 株式会社東芝 レベルシフト回路
US6959217B2 (en) * 2002-10-24 2005-10-25 Alfred E. Mann Foundation For Scientific Research Multi-mode crystal oscillator system selectively configurable to minimize power consumption or noise generation
US6900662B2 (en) * 2003-05-16 2005-05-31 International Business Machines Corporation Level translator circuit for power supply disablement
JP2005092480A (ja) * 2003-09-17 2005-04-07 Hitachi Global Storage Technologies Netherlands Bv インターフェース回路及び電子機器
JP2005102086A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびレベル変換回路
US6965251B1 (en) * 2004-02-18 2005-11-15 Altera Corporation Input buffer with hysteresis option
JP2005333595A (ja) * 2004-05-21 2005-12-02 Matsushita Electric Ind Co Ltd 電圧レベル変換回路
US7034572B2 (en) * 2004-06-14 2006-04-25 Micron Technology, Inc. Voltage level shifting circuit and method
JP4239907B2 (ja) * 2004-06-21 2009-03-18 沖電気工業株式会社 レベルシフタ回路、表示装置の駆動回路、表示装置、及び階調選択回路のストレステスト方法
TWI330922B (en) * 2006-12-06 2010-09-21 Princeton Technology Corp Boost circuit and level shifter
US20100060338A1 (en) * 2008-09-11 2010-03-11 Ralink Technology Corporation Level shifter with reduced leakage
US9559673B2 (en) * 2015-04-01 2017-01-31 Qualcomm Incorporated Low-power wide-range level shifter
US11152921B1 (en) * 2021-03-17 2021-10-19 Qualcomm Incorporated Systems and methods for control signal latching in memories
CN114363728A (zh) * 2021-12-30 2022-04-15 锐捷网络股份有限公司 一种电子设备及防止电流倒灌的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422862A (en) 1994-05-20 1995-06-06 Advanced Micro Devices, Inc. Computer system employing an improved real time clock alarm
US6067631A (en) 1995-08-25 2000-05-23 Samsung Electronics Co., Ltd. Time setting device and method of an operating system in a power saving mode
KR100405814B1 (ko) * 1995-09-21 2004-03-26 마츠시타 덴끼 산교 가부시키가이샤 출력회로
US5860125A (en) 1995-11-08 1999-01-12 Advanced Micro Devices, Inc. Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset
US5818847A (en) 1996-06-06 1998-10-06 Sun Microsystems, Inc. System and method for providing real time values in digital data processing system
JP3731322B2 (ja) * 1997-11-04 2006-01-05 ソニー株式会社 レベルシフト回路
US6064226A (en) * 1998-03-17 2000-05-16 Vanguard International Semiconductor Corporation Multiple input/output level interface input receiver

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254350B1 (ko) * 2006-01-12 2013-04-23 삼성전자주식회사 버스를 공유하는 이종 시스템 프로세서들 사이에서 누설전류를 차단하기 위한 장치 및 방법
US7545171B2 (en) 2006-08-28 2009-06-09 Samsung Electronics Co., Ltd. Input/output device with fixed value during sleep mode or at a time of supplying initial voltage to system
KR20150069838A (ko) * 2013-12-16 2015-06-24 한국항공우주연구원 아날로그 먹스 회로 장치

Also Published As

Publication number Publication date
US20020153934A1 (en) 2002-10-24
US6566932B2 (en) 2003-05-20
KR100379610B1 (ko) 2003-04-08

Similar Documents

Publication Publication Date Title
KR100379610B1 (ko) 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템
JP3657235B2 (ja) レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置
KR20080029194A (ko) 리텐션 입/출력 장치를 이용하여 슬립모드를 구현하는시스템 온 칩
JP2006054886A (ja) ロー漏洩電流を持つレベルシフタ
KR20070013086A (ko) 반도체 메모리 소자의 레벨 쉬프터 회로
KR100363381B1 (ko) 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로
JP2006295926A (ja) 電圧レベルシフタを備えるインターフェース回路
JP5255244B2 (ja) 入出力装置
JP2007180797A (ja) レベルシフト回路
JP2004128590A (ja) レベルシフタ回路
KR100703720B1 (ko) 파워 게이팅 회로를 구비한 반도체 집적회로 장치
US5767696A (en) Tri-state devices having exclusive gate output control
JP2005184774A (ja) レベルシフト回路
KR20010058871A (ko) 낮은 서브-스레숄드 누설전류를 갖는 로직게이트 회로
JP3500598B2 (ja) ラッチ回路
KR100466540B1 (ko) 입출력 포트 회로
KR200291192Y1 (ko) 반도체장치의 저전력 인버터회로
KR20000043230A (ko) 데이타 입력버퍼
JP2005197478A (ja) 信号出力回路及び半導体装置
KR20030006902A (ko) 반도체 집적 회로
KR20000000993A (ko) 데이타 입력버퍼
KR100318428B1 (ko) 전류소모를감소시키는반도체메모리장치의입력버퍼
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
KR100924341B1 (ko) 래치 회로
KR20010087940A (ko) 비교기의 기준전압 스위치 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 18