CN1662895A - 存储器总线端接 - Google Patents

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Abstract

描述的方法、设备和机器可读介质以端接存储器总线。在一些实施例中，存储器总线与输出缓冲器的一个或多个晶体管端接，该输出缓冲器用来在存储器写入期间驱动存储器总线。

Description

存储器总线端接
背景技术
系统存储器和存储控制器之间的数据传输速率不断提高。为了在较高传输速率的情况下提高信号的完整性，存储装置和存储控制器包含了与存储器总线阻抗相匹配的端接电阻，以便减少存储器总线中的信号反射。传统存储控制器包含独立的端接电阻，这些端接电阻在存储器总线的读取和/或空闲状态期间与存储器总线相连。此外，这些存储控制器包含额外的逻辑来保持在过程、电压和温度上的恒定阻抗。这些存储控制器进一步包括在存储器写期间把端接电阻与存储器总线切断的电路。这些与终端存储器总线相关的额外的端接电阻、逻辑和电路消耗了额外的占模片区。
附图说明
在此描述的本发明通过示例的方式说明，而不是局限于附图的形式。出于说明的简洁和清楚起见，图中示出的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸相对于其他元件可能有所夸大。此外，在认为合适的地方，参考标记在图中被重复使用以表明对应的或类似的元件。
图1说明计算设备的一个实施例。
图2说明图1的计算设备的存储控制器的一个实施例。
图3说明图2的存储控制器的存储器输入/输出缓冲器的一个实施例。
图4说明图2和3描述的存储控制器的一个实施例的操作。
具体实施方式
下面的说明描述了用于终端存储器总线的技术。在下面的说明中，对众多的特定的细节比如逻辑的实现、操作码、确定操作数的方法、资源分割/共享/复制的实现、系统部件的类型和相互关系以及逻辑分区/集成选择进行阐述，以便提供对本发明的更全面的了解。然而，本领域熟练的技术人员将会认识到，本发明可以不采用这些特定的细节来实行。为了不使本发明变得难懂，在其他实例中，控制结构、门级电路和全部软件指令序列不出现在细节中。那些本领域的普通技术人员根据所包括的说明将能够实现适当的功能，而无需过多的试验。
说明书中提到的“一个实施例”、“一实施例”、“一个示例实施例”等等，表明所描述的实施例可以包括一个特定的部件、结构或特征，但是每个实施例不必都包括该特定的部件、结构或特征。而且，这样的短语不必指相同的实施例。此外，当特定的部件、结构或特征与一个实施例相结合进行描述时，认为它是落于本领域熟练技术人员的知识范围内，以便与其他实施例相结合来实现这种部件、结构或特征，而无论这些实施例是否作过明确的描述。
本发明的实施例可以用硬件、固件、软件、或其任何组合来实现。本发明的实施例也可以通过把指令存储在机器可读的介质上来实现，这些指令可由一个或多个处理器读取和执行。机器可读介质可以包括任何用于存储或传送以机器(例如计算设备)可读形式的信息的机构。例如，机器可读介质可以包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；电、光、声或其他形式的传播信号(例如载波、红外信号、数字信号等等)以及其他。
图1示出了计算设备100的一个示例实施例。计算设备100可以包括一个或多个处理器102，所述处理器102经由处理器总线106与芯片组104连接。芯片组104可以包括一个或多个集成电路组件或芯片，以把处理器102与系统存储器108以及其他设备110(例如鼠标、键盘、视频控制器、硬盘、软盘、固件等等)相连。芯片组104可以包括用于访问处理器总线106的处理器总线接口112、用于访问系统存储器108的存储控制器114、以及一个或多个用于访问设备110的设备接口116。在其他的实施例中，处理器102可以包括全部或部分存储控制器114。处理器总线接口112可以对处理器102发出的处理器总线事务进行解码，并且可以产生代表存储控制器114和/或设备接口116的处理器总线事务。设备接口116提供与设备110通信的接口，设备110经由设备总线118与芯片组104连接，设备总线118比如是外围器件互连(PCI)总线、加速图形接口(AGP)总线、通用串行总线(USB)、少针脚型(LPC)总线和/或其他I/O总线。
存储控制器114可以包括一个或多个存储器输入/输出(I/O)缓冲器120，以经由存储器总线124中的存储器总线122发送数据到系统存储器108和从系统存储器108接收数据。系统存储器108可以采用不同的易失性和非易失性存储器技术来实现，比如，举例来说是闪存、静态存储器(SRAM)、动态存储器(DRAM)、双倍数据速率存储器(DDR)和RAMBUS存储器。存储控制器114可以进一步包括写锁存器126和读锁存器128，写锁存器126存储要经由存储器I/O缓冲器120传送到系统存储器108的数据，读锁存器128存储经由存储器I/O缓冲器120从系统存储器108接收的数据。存储控制器114可以进一步包括控制逻辑130来控制锁存器126、128和处理器总线接口112之间的数据转移。控制逻辑130可以进一步校准存储器I/O缓冲器120，并且可以控制锁存器126、128与系统存储器108之间经由存储器I/O缓冲器120的转移。
现在参考图2，示出了存储控制器114的一个实施例。如所述的，存储控制器114的存储器I/O缓冲器120包括一个输入缓冲器200，该输入缓冲器200包括一个接收器202和一个输出缓冲器204。输出缓冲器204和接收器202与存储器总线终端206相连，存储器总线终端206比如，举例来说是存储器总线衬垫、触头或针脚，用来向系统存储器108来回转移数据。在一个实施例中的输入缓冲器200采用输出缓冲器204在存储器读和/或空闲状态期间端接终端206，以便接收器202可以从终端206准确接收一个数据信号，并且将所接收的数据提供给读锁存器128。
在一个实施例中，输出缓冲器204包括一个可编程上拉阻抗设备208，该可编程上拉阻抗设备208连接在高电压源VHIGH(例如1.5伏特)和终端206之间。输出缓冲器204进一步包括一个可编程下拉阻抗设备210，该可编程下拉阻抗设备210连接在终端206和低电压源(例如地)之间。上拉设备208包括一个阻抗控制输入PUIMP以接收上拉控制信号，而下拉设备210包括一个阻抗控制输入PDIMP以接收下拉控制信号。在一个实施例中，阻抗控制输入PUIMP、PDIMP每个包含多条输入线，以接收多位控制信号。在另一个实施例中，阻抗控制输入PUIMP、PDIMP每个包含一条单个输入线来接收只有两个状态的控制信号。在另外一个实施例中，阻抗控制输入PUIMP、PDIMP每个包含一条单个输入线来接收已编码的或串行传送的控制信号。
上拉设备208将高电压源VHIGH与终端206断开，以响应上拉控制信号的开断指令。在一个实施例中，上拉设备208通过在高电压源VHIGH和终端206之间形成一个极高的阻抗来切断高电压源VHIGH和终端206。此外，上拉设备208将终端206拉到高电压源VHIGH的电压，以响应上拉控制信号的激活命令。在一个实施例中，上拉设备208通过在高电压源VHIGH和终端206之间形成一个上拉阻抗来上拉终端到高电压源VHIGH，该终端206具有一个由该上拉控制信号控制的幅度。
类似地，下拉设备210将低电压源VLOW与终端206断开，以响应下拉控制信号的开断指令。在一个实施例中，下拉设备210通过在低电压源VLOW和终端206之间形成一个极高的阻抗来切断低电压源VLOW和终端206。此外，下拉设备210将终端206拉到低电压源VLOW的电压，以响应下拉控制信号的激活命令。在一个实施例中，下拉设备210通过在低电压源VLOW和终端206之间形成一个下拉阻抗来拉终端206到低电压源VLOW，该终端206具有一个由该下拉控制信号控制的幅度。
存储控制器114进一步包含一个阻抗控制器212来控制上拉和下拉设备208、210的阻抗。在一个实施例中，阻抗逻辑212包含一个数据输入D来接收数据信号，该数据信号表示待写入系统存储器108的数据，以及写输入W/RI，用来接收写信号或读信号，该信号表明是否需要为存储器写或存储器读配置存储器I/O缓冲器120。阻抗控制器212还可以包含写阻抗输入WIMP来接收写控制信号，该写控制信号指示在存储器写期间上拉和下拉设备208、210的可编程阻抗。阻抗控制逻辑212也可以包含一个读阻抗输入RIMP来接收读控制信号，该读控制信号指示在存储器读或空闲状态期间上拉和下拉设备208、210的可编程阻抗。
阻抗控制器212可以进一步包含一个与上拉设备208的阻抗控制输入PUIMP相连的上拉控制输出PUCTL。在一个实施例中，阻抗控制器212在上拉控制输出PUCTL上产生一个上拉控制信号，该上拉控制信号取决于数据信号、写信号、写控制信号和它的数据输入D接收的读控制信号、写输入W/RI、写阻抗输入WIMP和读阻抗输入RIMP。阻抗控制器212还可以包含一个与下拉设备210的阻抗控制输入PDIMP相连的下拉控制输出PDCTL。在一个实施例中，阻抗控制器212在下拉控制输出PDCTL上产生一个下拉控制信号，该下拉控制信号取决于数据信号、写信号、写控制信号和它的数据输入D接收的读控制信号、写输入W/RI、写阻抗输入WIMP和读阻抗输入RIMP。
存储控制器114的控制逻辑130可以包含一个阻抗校准元件214，以经由它的读控制输出RCTL和它的写控制输出WCTL向阻抗控制器212提供读控制信号和写控制信号。阻抗校准元件214可以包含一个或多个环境输入EIN来接收一个或多个环境参数，阻抗校准元件214可以通过这些环境参数来调整读控制信号和写控制信号。阻抗校准元件214可以利用不同的技术，根据环境输入EIN的环境信号来调整读控制信号和写控制信号。例如，在一个实施例中，阻抗校准元件214可以从传感器、配置寄存器或其他设备接收温度信号、电压信号和/或硅处理信号，并且可以根据所接收的信号调整读和写控制信号。
在另一个实施例中，阻抗校准元件214可以接收作为校准电阻RCOMP以及与环境输入EIN相连的参考电压VREF的结果的信号。阻抗校准元件214可以通过有选择地导通阻抗校准元件214的晶体管，直到获得校准电阻RCOMP和参考电压VREF之间的预定关系，来获得上拉校准值和下拉校准值。参阅1999年12月23日提交的、用于实现阻抗校准元件214的美国6347850“Programmable Buffer Circuit(可编程缓冲器电路)”，该阻抗校准元件214根据校准电阻RCOMP的有效电阻值和参考电压VSWING，获得上拉校准值和下拉校准值。然而，应该认识到，其他已知的校准技术可以用来补偿过程、电压和/或温度变化。
阻抗校准元件214可以进一步包含一个控制值的校准表216，根据该表，阻抗校准元件214可以生成写控制信号和读控制信号。阻抗校准元件214可以采用来自环境输入EIN的参数信号的索引值对校准表216作索引，来接收说明过程、电压和/或温度变化的控制值。在一个实施例中，校准表216含有写上拉值和读上拉值，它们被索引到来自校准电阻RCOMP和电压参考VREF的上拉校准值。此外，校准表216包含写下拉值和读下拉值，它们被索引到来自校准电阻RCOMP和电压参考VREF的下拉校准值。应该认识到，控制值可以被索引到其他说明过程、电压和/或温度变化的值中。
如所描述的，存储控制器114包含一个单个存储器I/O缓冲器120。然而，在其他实施例中，存储控制器114可以包括一个独立的存储器I/O缓冲器120，用于每条存储器总线122或一组存储器总线122。此外，存储控制器114可以包括一个独立的阻抗控制器212和/或一个独立的阻抗校准元件214，用于每个存储器I/O缓冲器120。这样的实施例能够对存储器I/O缓冲器120的阻抗分别编程。
在图3中，示出了阻抗控制器212和输出缓冲器204的一个实施例。如所示出的，输出缓冲器204可以包含一组P沟道MOSFET 300，它们在高电压源VHIGH和终端206之间平行排列，以及一组n沟道MOSFET302，它们在低电压源VLOW和终端206之间平行排列。当上拉设备208激活时，导通的p沟道MOSFET300的数量和值决定了高电压源VHIGH和终端206之间所形成的阻抗。同样，当下拉设备210激活时，导通的n沟道MOSFET302的数量和值决定了低电压源VLOW和终端206之间所形成的阻抗。在一个实施例中，MOSFET300、302以二进制级数按照大小排列，以允许大范围的阻抗编程(例如在25和500欧姆之间)，并且具有足够的数量来获取足够小的粒度(例如大约1.5欧姆)。如所描述的，输出缓冲器204的上拉设备208包含4个p沟道MOSFET300，而下拉设备210包含4个n沟道MOSFET302。然而，其他的实施例中，上拉设备208和下拉设备210可以包含其他数量的开关设备(例如MOSFET、JFET等等)。此外，在其他实施例中，上拉设备208可以包含比下拉设备210更少或更多的开关设备。
如所示出的，阻抗控制器212包含一个上拉多路复用器304和一个下拉多路复用器306。上拉多路复用器304包含与门308、310和或非门312，而下拉多路复用器306包含与门314、316和或门318。然而，应该认识到，其他的实施例可以采用不同的方式实现阻抗控制器212。上拉多路复用器304产生一个上拉控制信号，其有选择地导通0个或多个p沟道MOSFET300，而下拉多路复用器306产生一个下拉控制信号，其有选择地导通0个或多个n沟道MOSFET302。在一个实施例中，上拉多路复用器304根据数据输入D的数据信号、写输入W/RI的写信号、在写阻抗输入WIMP中接收到的写控制信号的上拉部分WPU[0:3]、以及在读阻抗输入RIMP中接收到的读控制信号的上拉部分WPU[0:3]产生上拉控制信号。类似地，下拉多路复用器306根据数据输入D的数据信号、写输入W/RI的写信号、在写阻抗输入WIMP中接收到的写控制信号的下拉部分WPD[0:3]、以及在读阻抗输入RIMP中接收到的读控制信号的下拉部分RPD[0:3]产生下拉控制信号。
在一个实施例中，阻抗控制器212和存储器I/O缓冲器120以写模式运行，以响应写输入W/RI的值为高电平。正如可以看到的，当数据输入D的值为低，而写输入W/RI的值为高时，每个与门308、310的输出为低，因而使得每个或非门312的输出为高。作为或非门312为高的输出的结果，每个p沟道MOSFET 300被关断，并使上拉设备208无效。此外，当数据输入D的值为低，而写输入的值为高时，每个与门314的输出以及因此每个或门318的输出取决于写下拉部分WPD[0:3]对应位的状态。特别地，如果写下拉部分WPD[0:3]的某一位为高，或门318的对应输出为高，从而通过导通对应的n沟道MOSFET 302来激活下拉设备210。反过来，如果写下拉部分WPD[0:3]的某一位为低，或门318的对应输出为低，从而关断对应的n沟道MOSFET 302。
类似地，当数据输入D的值为高，而写输入W/RI的值为高时，每个与门314、316的输出为低，因而使得每个或门318的输出为低。作为或门318为高的输出的结果，每个n沟道MOSFET 300被关断，并使下拉设备210无效。此外，当数据输入D的值为高，而写输入的值为高时，每个与门308的输出以及因此每个或非门312的输出取决于写上拉部分WPD[0:3]对应位的状态。特别地，如果写上拉部分WPD[0:3]的某一位为高，或非门318的对应输出为低，从而通过导通对应的p沟道MOSFET 300来激活上拉设备208。反过来，如果写上拉部分WPD[0:3]的某一位为低，或非门312的对应输出为高，从而关断对应的p沟道MOSFET 300。
在一个实施例中，阻抗控制器212和存储器I/O缓冲器120以读模式和/或空闲模式运行，以响应写输入W/RI的值为低电平。正如可以看到的，当写输入W/RI的值为低，不管数据输入D的值，每个与门310的输出以及因此每个或非门312的输出取决于读上拉部分RPU[0:3]对应位的状态。特别地，如果读上拉部分RPU[0:3]的某一位为高，或非门312的对应输出为低，从而通过导通对应的p沟道MOSFET 300来激活上拉设备208。反过来，如果读上拉部分RPU[0:3]的某一位为低，或非门312的对应输出为高，从而关断对应的p沟道MOSFET 300。
类似地，当写输入W/RI的值为低，不管数据输入D的值，每个与门316的输出以及因此每个或门318的输出取决于读下拉部分RPD[0:3]对应位的状态。特别地，如果读下拉部分RPD[0:3]的某一位为高，或门318的对应输出为高，从而通过导通对应的n沟道MOSFET 302来激活下拉设备210。反过来，如果读下拉部分RPD[0:3]的某一位为低，或门318的对应输出为低，从而关断对应的n沟道MOSFET 302。
现在参考图4，描述了存储控制器114的一个实施例的操作。在方框400，阻抗校准元件214调整写控制信号和读控制信号来说明过程、电压和/或温度的变化。在一个实施例中，写控制信号包含一个写上拉部分WUP[0:3]和写下拉部分WPD[0:3]，以在存储器写期间分别控制上拉设备208和下拉设备210的阻抗。类似地，在一个实施例中，读控制信号包含一个读上拉部分RPU[0:3]和读下拉部分RPD[0:3]，以在存储器读和/或空闲状态期间分别控制上拉设备208和下拉设备210的阻抗。
在方框402，控制逻辑130向阻抗控制器212的写阻抗输入WIMP提供写控制信号，该写控制信号包含写上拉部分WPU[0:3]和写下拉部分WPD[0:3]。类似地，在方框404，控制逻辑130向阻抗控制器212的读阻抗输入RIMP提供读控制信号，该读控制信号包含读上拉部分RPU[0:3]和读下拉部分RPD[0:3]。
在方框406，控制逻辑130根据从处理器总线接口112接收的信号以及存储器总线124的状态，决定是否执行存储器写入。响应于决定执行存储器写入，方框408中的控制逻辑130向阻抗控制器212的写输入W/RI提供高写入信号来表明存储器的写入。反过来，方框410中的控制逻辑130向阻抗控制器212的写输入W/RI提供低写入信号来表明存储器的读和/或空闲状态，以响应于决定不执行存储器的写入。
方框412中的阻抗控制器212要么激活上拉设备208要么激活下拉设备210来驱动存储器总线122上的数据信号。在一个实施例中，阻抗控制器212对其数据输入D为高作出响应，向输出缓冲器204的阻抗控制输入PUIMP提供一个上拉控制信号，该上拉控制信号激活该上拉设备208，该上拉设备208具有一个由其写阻抗输入WIMP的写上拉部分WPU[0:3]指定的阻抗，以及向输出缓冲器204的阻抗控制输入PDIMP提供一个下拉控制信号，该下拉控制信号使该下拉设备210失效。类似地，在一个实施例中，阻抗控制器212对其数据输入D为低作出响应，向输出缓冲器204的阻抗控制输入PDIMP提供一个下拉控制信号，该下拉控制信号激活该下拉设备210，该下拉设备210具有一个由其写阻抗输入WIMP的写下拉部分WPD[0:3]指定的阻抗，以及向输出缓冲器204的阻抗控制输入PUIMP提供一个上拉控制信号，该上拉控制信号使该上拉设备210失效。
方框414中的输出缓冲器经由终端206驱动在系统总线122上的数据信号。在一个实施例中，输出缓冲器204经由上拉设备208的可编程阻抗把存储器总线122向高电压源VHIGH拉来驱动在存储器总线122上的高电平数据信号，以响应于上拉设备208被激活而下拉设备210被无效。类似地，输出缓冲器204经由下拉设备210的可编程阻抗把存储器总线122向低电压源VLOW拉来驱动在存储器总线122上的低电平数据信号，以响应于下拉设备210被激活而上拉设备208被无效。
响应于决定不执行存储器写入，方框416中的阻抗控制器212在存储器读和/或空闲状态期间激活并控制上拉设备208和下拉设备210的阻抗来端接存储器总线122。在一个实施例中，阻抗控制器212对其写输入W/RI为低作出响应，向输出缓冲器204的阻抗控制输入PUIMP提供上拉控制信号，该上拉控制信号激活该上拉设备208，该上拉设备208具有一个由其读阻抗输入RIMP的读上拉部分RPU[0:3]指定的阻抗。此外，阻抗控制器212对其写输入W/RI为低作出响应，向输出缓冲器204的阻抗控制输入PDIMP提供下拉控制信号，该下拉控制信号激活该下拉设备210，该下拉设备210具有一个由其读阻抗输入RIMP的读下拉部分RPD[0:3]指定的阻抗。
方框418中，输出缓冲器204根据所接收的上拉和下拉控制信号端接存储器总线122。在一个实施例中，输出缓冲器204经由上拉设备208的可编程阻抗把存储器总线122向高电压源VHIGH拉，以及经由下拉设备210的可编程阻抗把存储器总线122向低电压源VLOW拉。因此，上拉和下拉设备208、210的可编程阻抗相结合来端接存储器总线122。例如，上拉设备208可以在高电压源VHIGH和终端206之间建立400欧姆的阻抗，而下拉设备210可以在低电压源VLOW和终端206之间建立400欧姆的阻抗，从而在终端206和电压源VHIGH、VLOW之间建立200欧姆的读端接阻抗。
虽然本发明的某些特征已经参考示例实施例做了描述，但是这些描述不应该解释为限制本发明。示例实施例以及本发明的其他实施例的各种修改对于本领域熟练技术人员来说是显而易见的，并且被视为落入本发明的精神和范围内。

Claims (26)

1.一种方法，包括：
通过第一阻抗设备或者第二阻抗设备驱动存储器总线，以响应存储器写入，以及
在驱动存储器总线之后，用第一阻抗设备和第二阻抗设备端接存储器总
线。
2.权利要求1的方法，其中端接发生于存储器读出期间。
3.权利要求1的方法，其中端接发生于存储器总线的空闲状态期间。
4.权利要求1的方法，其中驱动包括：
有选择地导通或者第一阻抗设备或者第二阻抗设备中的一个或多个开关设备，来向存储器总线提供第一阻抗。
5.权利要求4的方法，其中端接包括：
有选择地导通第一阻抗设备的一个或多个开关设备以及第二阻抗设备的一个或多个开关设备，来向存储器总线提供第二阻抗。
6.一种方法，包括：
导通或者一个或多个上拉晶体管或者一个或多个下拉晶体管来驱动存储器总线，以响应存储器写入，以及
导通一个或多个上拉晶体管和一个或多个下拉晶体管来端接存储器总线，以响应存储器读出。
7.权利要求6的方法，进一步包括：
决定导通哪个上拉晶体管和下拉晶体管来响应存储器写入，以向存储器总线提供第一阻抗，该第一阻抗经调整适合环境变化。
8.权利要求7的方法进一步包括：
决定导通哪个上拉晶体管和下拉晶体管以响应存储器读出，以向存储器总线提供第二阻抗，该第二阻抗经调整适合环境变化。
9.一个存储控制器包括：
一个连接到存储器总线的存储器线终端，
一个与存储器总线终端连接的输出缓冲器，用来驱动存储器总线以响应第一控制信号以及端接存储器总线以响应第二控制信号，以及
向输出缓冲器提供第一控制信号以响应存储器写入、以及向输出缓冲器
提供第二控制信号以响应存储器读出的电路。
10.权利要求9的存储控制器进一步包括：
一个与存储器总线终端相连的接收器，用来在存储器读出期间接收数据。
11.权利要求10的存储控制器进一步包括：
一个与输出缓冲器相连的写锁存器，用来向输出缓冲器提供数据以驱动存储器总线，以响应第一控制信号，以及
一个与接收器相连的读锁存器，用来对在存储器读出期间由接收器接收到的数据进行锁存。
12.权利要求9的存储控制器，其中电路进一步在存储器写入期间对输出
缓冲器安排第一阻抗，以及在存储器读出期间对输出缓冲器安排第二阻抗，以便使得第一阻抗和第二阻抗经调整适合于过程变化。
13.权利要求9的存储控制器，其中
输出缓冲器包括多个连接在第一电压源和存储器总线终端之间的第一晶体管，以及多个连接在第二电压源和存储器总线终端之间的第二晶体管，以及
电路产生第二控制信号，以在存储器读出期间有选择地导通一个或多个第一晶体管和一个或多个第二晶体管。
14.权利要求13的存储控制器，其中
电路产生第一控制信号，以在存储器写入期间有选择地导通一个或多个第一晶体管或者一个或多个第二晶体管。
15.权利要求13的存储控制器，其中电路进一步包括一个表来提供第一指示，第一晶体管和第二晶体管中的晶体管在存储器写入期间按照第一指示来导通，以及提供第二指示，第一晶体管和第二晶体管中的晶体管在存储器读出期间按照第二指示来导通。
16.权利要求15的存储控制器，其中所述表用来根据来自一个或多个环境参数的索引值，从多个控制值中选择第一控制值和第二控制值。
17.一个计算设备，包括：
一个处理器，用来产生读请求和写请求，
一个易失性存储器，用来存储数据，以及
一个经由处理器总线与处理器连接以及经由存储器总线与易失性存储器连接的存储控制器，该存储控制器包括
一个输出缓冲器，用来经由存储器总线向易失性存储器写入数据，
一个接收器，经由存储器总线从易失性存储器接收数据，以及
电路，用来引发输出缓冲器向易失性存储器写入数据以响应处理器总线的写请求，以及引发输出缓冲器向存储器总线提供一个端接阻抗以响应处理器总线的读请求。
18.权利要求17的计算设备，其中
输出缓冲器包括：
连接在存储器总线和第一电压源之间的第一阻抗设备，以及
连接在存储器总线和第二电压源之间的第二阻抗设备，以及
电路：
引发第一阻抗设备将存储器总线往第一电压源拉以写入第一数据，
引发第二阻抗设备将存储器总线往第二电压源拉以写入第二数据，以及
引发第一阻抗设备和第二阻抗设备来分别把存储器总线向第一电压源和第二电压源拉以响应读请求。
19.权利要求17的计算设备，其中
输出缓冲器包括：
第一可编程阻抗设备，具有受第一控制信号控制的第一阻抗幅度，第一可编程阻抗设备将存储器总线向第一电压源拉，以及
第二可编程阻抗设备，具有受第二控制信号控制的第二阻抗幅度，第二可编程阻抗设备将存储器总线向第二电压源拉，以及
电路产生第一控制信号来驱动存储器总线上的第一数据信号，产生第二控制信号来驱动存储器总线上的第二数据信号，以及产生第一控制信号和第二控制信号在存储器读出期间端接存储器总线。
20.权利要求19的计算设备，其中
存储器包括双倍数据速率存储器。
21.一种方法，包括：
在存储器写入期间用输出缓冲器驱动存储器总线，以及
在存储器读出期间，用输出缓冲器端接存储器总线。
22.权利要求21的方法，其中端接包括：
对上拉阻抗设备和下拉阻抗设备进行编程，以在存储器读出期间为存储器总线提供一个端接阻抗。
23.权利要求22的方法，其中编程包括：
导通上拉阻抗设备的一个或多个晶体管来建立一个上拉阻抗，以及
导通下拉阻抗设备的一个或多个晶体管来建立一个下拉阻抗，上拉阻抗和下拉阻抗提供了存储器总线的端接阻抗。
24.机器可读介质包括：多个指令，响应于被执行，导致系统
在存储器写入期间，用输出缓冲器驱动存储器总线，以及
在存储器读出期间，用输出缓冲器端接存储器总线。
25.权利要求24的方法，其中端接包括：
对上拉阻抗设备和下拉阻抗设备进行编程，以在存储器读出期间为存储器总线提供一个端接阻抗。
26.权利要求25的方法，其中编程包括：
导通上拉阻抗设备的一个或多个晶体管来建立一个上拉阻抗，以及
导通下拉阻抗设备的一个或多个晶体管来建立一个下拉阻抗，上拉阻抗和下拉阻抗提供了存储器总线的端接阻抗。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107710180A (zh) * 2015-06-27 2018-02-16 英特尔公司 柔性互连架构
CN108139991A (zh) * 2015-09-24 2018-06-08 高通股份有限公司 具有可调电压和端接的存储器接口以及使用方法
CN109785872A (zh) * 2017-11-10 2019-05-21 瑞昱半导体股份有限公司 记忆体控制器
CN112787631A (zh) * 2019-11-05 2021-05-11 美光科技公司 自适应终端阻抗电路

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
US20040017374A1 (en) * 2002-07-25 2004-01-29 Chi-Yang Lin Imaging data accessing method
US6842035B2 (en) * 2002-12-31 2005-01-11 Intel Corporation Apparatus and method for bus signal termination compensation during detected quiet cycle
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7095245B2 (en) * 2003-11-14 2006-08-22 Intel Corporation Internal voltage reference for memory interface
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7196567B2 (en) * 2004-12-20 2007-03-27 Rambus Inc. Systems and methods for controlling termination resistance values for a plurality of communication channels
JP4159553B2 (ja) 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
US7215579B2 (en) * 2005-02-18 2007-05-08 Micron Technology, Inc. System and method for mode register control of data bus operating mode and impedance
US7590392B2 (en) * 2005-10-31 2009-09-15 Intel Corporation Transmitter compensation
US7439760B2 (en) 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
US7479799B2 (en) * 2006-03-14 2009-01-20 Inphi Corporation Output buffer with switchable output impedance
US7486104B2 (en) 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
US8165025B2 (en) * 2006-12-08 2012-04-24 Ixia Method and apparatus for generating a unique packet identifier
US8599631B2 (en) 2006-12-21 2013-12-03 Rambus Inc. On-die termination of address and command signals
US20080162801A1 (en) * 2006-12-29 2008-07-03 Ripan Das Series termination for a low power memory interface
US20090080266A1 (en) * 2007-09-25 2009-03-26 Zumkehr John F Double data rate (ddr) low power idle mode through reference offset
US8239629B2 (en) * 2009-03-31 2012-08-07 Micron Technology, Inc. Hierarchical memory architecture to connect mass storage devices
US9176908B2 (en) * 2010-02-23 2015-11-03 Rambus Inc. Time multiplexing at different rates to access different memory types
EP2583280A4 (en) 2010-06-17 2014-06-18 Rambus Inc BALANCED CHIP TERMINATION
US8713404B2 (en) 2011-07-01 2014-04-29 Apple Inc. Controller interface providing improved data reliability
US8519737B2 (en) * 2011-07-01 2013-08-27 Apple Inc. Controller interface providing improved signal integrity
KR102089613B1 (ko) 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
TWI645414B (zh) * 2017-11-07 2018-12-21 瑞昱半導體股份有限公司 記憶體控制器
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
EP4390925A1 (en) * 2021-11-04 2024-06-26 Samsung Electronics Co., Ltd. Electronic device for controlling operation of volatile memory and operation method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5919252A (en) 1991-07-29 1999-07-06 Micron Electronics, Inc. Process and apparatus for adaptive bus termination
US5784291A (en) * 1994-12-22 1998-07-21 Texas Instruments, Incorporated CPU, memory controller, bus bridge integrated circuits, layout structures, system and methods
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
JPH1020974A (ja) * 1996-07-03 1998-01-23 Fujitsu Ltd バス構造及び入出力バッファ
EP1014270A4 (en) * 1996-10-24 2004-10-06 Mitsubishi Electric Corp MICROCOMPUTER WITH MEMORY AND PROCESSOR ON THE SAME CHIP
US6051989A (en) 1997-05-30 2000-04-18 Lucent Technologies Inc. Active termination of a conductor for bi-directional signal transmission
US6347850B1 (en) 1999-12-23 2002-02-19 Intel Corporation Programmable buffer circuit
US6256235B1 (en) * 2000-06-23 2001-07-03 Micron Technology, Inc. Adjustable driver pre-equalization for memory subsystems
US6316980B1 (en) 2000-06-30 2001-11-13 Intel Corporation Calibrating data strobe signal using adjustable delays with feedback
US6559690B2 (en) * 2001-03-15 2003-05-06 Micron Technology, Inc. Programmable dual drive strength output buffer with a shared boot circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107710180A (zh) * 2015-06-27 2018-02-16 英特尔公司 柔性互连架构
CN107710180B (zh) * 2015-06-27 2021-08-17 英特尔公司 柔性互连架构
CN108139991A (zh) * 2015-09-24 2018-06-08 高通股份有限公司 具有可调电压和端接的存储器接口以及使用方法
CN108139991B (zh) * 2015-09-24 2021-12-24 高通股份有限公司 具有可调电压和端接的存储器接口以及使用方法
CN109785872A (zh) * 2017-11-10 2019-05-21 瑞昱半导体股份有限公司 记忆体控制器
CN109785872B (zh) * 2017-11-10 2020-10-09 瑞昱半导体股份有限公司 记忆体控制器
CN112787631A (zh) * 2019-11-05 2021-05-11 美光科技公司 自适应终端阻抗电路

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Publication number Publication date
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