CN107710180A

CN107710180A - 柔性互连架构

Info

Publication number: CN107710180A
Application number: CN201680030583.XA
Authority: CN
Inventors: C·H·刘; S·S·F·鹏
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2015-06-27
Filing date: 2016-05-27
Publication date: 2018-02-16
Anticipated expiration: 2036-05-27
Also published as: DE112016002909T5; US9843436B2; WO2017003610A1; US20160380747A1; CN107710180B

Abstract

提供了一种端口以促成第一装置和第二装置之间的链路。所述端口可以包括驱动器电路，所述驱动器电路用于支持第一装置和第二装置之间的半双工通信，并且所述端口还包括开关逻辑部，所述开关逻辑部用于接收值并使所述驱动器电路基于所述值而以多种半双工模式中的一种模式工作。所述值基于对应于所述端口的配置寄存器值。

Description

柔性互连架构

相关申请的交叉引用

本申请要求享有2015年6月27日提交的标题为“FLEXIBLE INTERCONNECTARCHITECTURE”的美国非临时(实用新型)专利申请No.14/752856的优先权的权益，通过引用将该专利申请的全文并入本文。

技术领域

本公开总体上涉及计算机通信领域，并且更具体而言，涉及计算互连架构。

背景技术

半导体处理和逻辑设计的进展已经允许增大集成电路装置上可以存在的逻辑单元的量。作为必然结论，计算机系统配置已经从系统中的单个或多个集成电路演进到个体集成电路上的多个核、多个硬件线程和多个逻辑处理器，以及这种处理器内集成的其它接口。处理器或集成电路典型地包括单个物理处理器管芯，其中，处理器管芯可以包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。

由于在较小封装中适配更多处理能力的能力更大，较小的计算装置已经更加普及。智能电话、平板计算机、超薄笔记本和其它用户设备已经呈指数方式增长。然而，这些较小的装置依赖于服务器进行数据存储和超过形状因子的复杂处理。结果，对高性能计算市场(即，服务器空间)的需求也增大了。例如，在现代服务器中，通常不仅有具有多个核的单个处理器，也有多个物理处理器(也称为多个插座)以提高计算能力。但随着处理能力与计算系统中的装置的数量一起增长，插座和其它装置之间的通信变得更加关键。

实际上，互连已经从主要应对电通信的更传统的多点下传总线成长为便于快速通信的完全成熟的互连架构。令人遗憾的是，由于对将来处理器在更高速率下消耗的需求，对现有互连架构的能力也提出了对应需求。在这些现有互连架构的一些中使用了通用串行总线(USB)和相关嵌入式USB技术。

附图说明

图1示出了根据一个实施例的包括串行点对点互连以连接计算机系统中的I/O装置的系统的简化方框图；

图2示出了根据一个实施例的分层协议桟的简化方框图；

图3示出了连接两个端口的串行点对点链路的实施例。

图4是示出了嵌入式USB(eUSB)的各方面的方框图。

图5是示出了eUSB中所支持的操作模式的使用情况的方框图。

图6示出了接收器和发射器的表示。

图7示出了常规驱动器电路的示意图。

图8示出了选择性支持两种操作模式的改进的驱动器电路的示意图。

图9A-9E示出了图8中例示的改进的驱动器电路的操作模式。

图10示出了将接收的阻抗值与信号质量进行对比的曲线图。

图11示出了用于利用改进的驱动器电路的流程图。

图12示出了用于计算系统的方框图。

图13示出了用于包括片上系统的计算系统的方框图的另一实施例。

在各附图中的类似的附图标记和名称指示类似的元件。

具体实施方式

在以下具体实施方式中，阐述了许多具体细节，例如处理器和系统配置的具体类型、具体硬件结构、具体架构和微架构细节、具体寄存器配置、具体指令类型、具体系统部件、具体处理器管线级、具体互连层、特定分组/事务配置、具体事务名称、具体协议交换、具体链路宽度、具体实施方式和操作等的示例，以提供对本发明的透彻理解。然而，对本领域的技术人员而言显然的是，不一定必需要采用这些具体细节来实践本公开的主题。在其它情况下，已经避免了对已知部件或方法的详细描述，例如特定和替代处理器架构、用于所述算法的特定逻辑电路/代码、特定固件代码、低级互连操作、特定逻辑配置、特定制造技术和材料、特定编译程序实施方式、算法在代码中的特定表达、特定功率下降和选通技术/逻辑和计算机系统的其它特定操作细节，以免不必要地使本公开难以理解。

尽管可以参考特定集成电路中(例如计算平台或微处理器中)的能量节约、能量效率、处理效率等描述以下实施例，但其它实施例适用于其它类型的集成电路和逻辑器件。可以将本文描述的实施例的类似技术和教导应用于也可以受益于这种特征的其它类型的电路或半导体器件。例如，公开的实施例不限于服务器计算机系统、台式计算机系统、膝上型计算机、超极本^TM，而是也可以用于其它装置中，例如手持装置、智能电话、平板计算机、其它薄笔记本、片上系统(SoC)装置和嵌入式应用。手持式装置的一些示例包括蜂窝电话、因特网协议装置、数字摄像机、个人数字助理(PDA)和手持式PC。这里，可以将用于高性能互连的类似技术应用于增大低功率互连中的性能(甚至节省功率)。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或能够执行下文教导的功能和操作的任何其它系统。此外，本文描述的设备、方法和系统不限于物理计算装置，而且还可以涉及用于能量节约和效率的软件优化。在以下描述中可以变得显而易见的是，本文描述的方法、设备和系统的实施例(无论参考硬件、固件、软件或其组合)可以被认为是与性能考虑平衡的“绿色技术”未来的关键。

随着计算系统的进步，其中的部件变得越来越复杂。在部件之间进行耦合和通信的互连架构的复杂性也增大，以确保满足最优部件操作的带宽需求。此外，不同的市场细分需要互连架构的不同方面来适应相应的市场。例如，服务器需要较高性能，而移动生态系统有时能够牺牲总体性能来实现功率节省、形状因子和可用性。各种不同的互连可能潜在受益于本文所述主题。

通用串行总线(USB)架构、嵌入式USB(eUSB)架构、外围部件互连(PCI)高速(PCIe)互连架构和快速路径互连(QPI)结构架构以及其它示例能够潜在地根据本文描述的一个或多个原理以及其它示例而被改进。例如，PCIe的主要目标是使得来自不同供应商的部件和装置能够在跨越多个市场细分的开放架构、客户端(台式计算机和移动装置)、服务器(标准和企业)和嵌入式和通信装置中进行互操作。PCI高速是一种为各种将来的计算和通信平台定义的高性能、通用I/O互连。一些PCI属性(例如其使用模型、负载-存储架构和软件接口)已经通过其修订版而被维持，而先前的并行总线实施方式已经被高度可缩放的完全串行接口替代。PCI高速的更新的版本利用点到点互连、基于开关的技术和分组化协议，以输送性能和特征的新层级。功率管理、服务质量(QoS)、热插拔/热交换支持、数据完整性和错误处理是PCI高速所支持的高级特征中的一些。作为另一示例，USB对连接主机与装置的互连进行寻址，例如，以通过各种外围装置来扩展主机的功能，外围装置例如是电话/传真/调制解调器适配器、应答机、扫描仪、PDA、键盘、鼠标等。例如，USB能够提供一种用户友好的即插即用方式以将外部外围装置附接到个人计算机(PC)。USB可以用于方便其它装置之间的连接，例如将打印机连接到接口，以用于直接与相机接口连接，将移动装置连接到键盘、鼠标和外部显示器。实际上，USB端口正在越来越多地被嵌入更多其它电器中，包括汽车、电视和机顶盒。此外，USB的功率输送特征已经允许USB端口还充当移动装置充电方案和其它方案。USB的益处可以扩展至芯片间连接(例如，单个板或片上系统(SoC)上的器件之间)以及静态、或永久性外围装置连接(例如，连接到永久附接到装置(例如，膝上型计算机、平板计算机或智能电话)的数字相机模块)以及其它示例。尽管本文的主要论述有时参考特定架构或协议，但应当认识到，本文所述概念的各方面可以应用于其它互连架构，例如符合PCIe的架构、符合USB的架构、符合QPI的架构、符合MIPI的架构或其它已知的互连架构。

参考图1，示出了将一组部件互连的由点对点链路组成的结构的实施例。系统100包括耦合到控制器集线器115的处理器105和系统存储器110。处理器105可以包括任何处理元件，例如微处理器、主机处理器、嵌入式处理器、协处理器或其它处理器。处理器105通过前侧总线(FSB)106耦合到控制器集线器115。在一个实施例中，FSB 106是如下所述的串行点对点互连。在另一实施例中，链路106包括符合不同互连标准的串行差分互连架构。

系统存储器110包括任何存储器装置，例如随机存取存储器(RAM)、非易失性(NV)存储器或系统100中的装置可以访问的其它存储器。系统存储器110通过存储器接口116耦合到控制器集线器115。存储器接口的示例包括双数据率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。

在一个实施例中，控制器集线器115例如在互连层次体系中可以包括根集线器、根复合体或根控制器。控制器集线器115的示例包括芯片组、存储器控制器集线器(MCH)、北桥、互连控制器集线器(ICH)、南桥和根控制器/集线器。术语芯片组常常是指两个物理上独立的控制器集线器，例如，耦合到互连控制器集线器(ICH)的存储器控制器集线器(MCH)。注意，当前的系统常常包括与处理器105集成的MCH，而控制器115用于以与下文所述的类似的方式与I/O装置通信。在一些实施例中，任选地通过根复合体115支持对等路由。

这里，控制器集线器115通过串行链路119耦合到交换机/桥120。也可以被称为接口/端口117和121的输入/输出模块117和121可以包括/实施分层协议栈，以在控制器集线器115和交换机120之间提供通信。在一个实施例中，多个装置能够耦合到交换机120。

交换机/桥120能够将分组/消息从装置125向上游(即层次体系朝向根复合体向上)路由到控制器集线器115，并且向下游(即层次体系离开根控制器向下)从处理器105或系统存储器110路由到装置125。在一个实施例中，交换机120被称为多个虚拟PCI到PCI桥装置的逻辑组件。装置125包括要耦合到电子系统的任何内部或外部装置或部件，例如I/O装置、网络接口控制器(NIC)、附加卡、音频处理器、网络处理器、硬盘驱动器、存储装置、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储装置、火线装置、通用串行总线(USB)装置、扫描仪和其它输入/输出装置。装置可以包括使用紧密靠近无线连接来启动并与其它装置通信的功能。在一些语境中，装置可以称为端点。尽管未具体示出，但装置125可以包括桥(例如PCIe到PCI/PCI-X桥)，以支持这种装置所支持的装置或互连结构的传统形式或其它形式。

图形加速器130也可以通过串行链路132耦合到控制器集线器115。在一个实施例中，图形加速器130耦合到MCH，MCH耦合到ICH。交换机120和相应的I/O装置125然后耦合到ICH。I/O模块131和118还用于实施分层协议栈以在图形加速器130和控制器集线器115之间通信。类似于上面的MCH论述，图形控制器或图形加速器130自身可以集成在处理器105中。

转向图2，示出了分层协议栈的实施例。分层协议栈200可以包括任何形式的分层通信栈，例如QPI栈、PCIe栈、USB栈、下一代高性能计算互连(HPI)栈或其它分层栈。在一个实施例中，协议栈200可以包括事务层205、链路层210和物理层220。图1中的一个或多个接口，例如接口117、118、121、122、126和131可以被表示为通信协议栈200。作为通信协议栈的表示也可以称为实施/包括协议栈的模块或接口。

可以使用分组来在部件之间传送信息。可以在事务层205和/或数据链路层210中形成分组，以从发射部件向接收部件传输信息。随着发射的分组流动通过其它层，利用用于在那些层处理分组的附加信息来扩展这些分组。在接收侧，发生逆过程，并且分组从其物理层220表示被转换成用于数据链路层210的表示，并且最后(用于事务层分组)转换成可以由接收装置的事务层205处理的形式。

在一个实施例中，事务层205能够在装置的处理核与互连架构之间提供接口，例如数据链路层210和物理层220。为此，事务层205的主要责任可以包括分组(即，事务层分组或TLP)的组装和拆解。转换层205也可以管理针对TLP的基于信用的流控制。在一些实施方式中，除其它示例之外，可以利用分裂事务，即，请求和响应按时间分开的事务，以允许链路承载其它流量，同时目标装置收集用于响应的数据。

可以在一些协议中使用基于信用的流控制以利用互连结构实现虚拟信道和网络。在一个示例中，装置能够针对事务层205中的每个接收缓冲器来广告信用的初始量。链路的相对端的外部装置，例如图1中的控制器集线器115，可以对每个TLP所消耗的信用的数量进行计数。如果事务不超过信用限制，则可以发射事务。在接收响应时，恢复信用的量。除了其它潜在优点之外，这种信用方案的优点的一个示例是信用返回的延迟不会影响性能，只要不遇到信用限制。

在一个实施例中，四个事务地址空间可以包括配置地址空间、存储器地址空间、输入/输出地址空间和消息地址空间。存储器空间事务包括读请求和写请求中的一个或多个以向/从存储器映射的位置传输数据。在一个实施例中，存储器空间事务能够使用两种不同的地址格式，例如，例如32比特地址的短地址格式、或例如64比特地址的长地址格式。配置空间事务可以用于访问连接到互连的各种装置的配置空间。通往配置空间的事务可以包括读请求和写请求。消息空间事务(或仅仅是消息)也可以被限定为支持互连代理之间的带内通信。因此，在一个示例性实施例中，事务层205能够组装分组标头/有效载荷206。

也被称为数据链路层210的链路层210能够充当事务层205(或协议层)与物理层220之间的中间级。在一个实施例中，数据链路层210负责提供一种可靠的机制以用于在链路上的两个部件之间交换事务层分组(TLP)。数据链路层210的一侧接受由事务层205组装的TLP，应用分组序列标识符211(即标识号或分组号)，计算并应用错误检测代码(即CRC212)，并向物理层220提交修改的TLP，以用于跨越物理层向外部装置进行传输。

在一个示例中，物理层220包括逻辑子块221和电气子块222，以向外部装置物理地发射分组。这里，逻辑子块221负责物理层221的“数字”功能。为此，逻辑子块可以包括用于准备即将发出的信息以由物理子块222进行传输的发射区段，以及用于标识并准备所接收的信息并且之后将其传递到链路层210的接收区段。

物理块222包括发射器和接收器。发射器由逻辑子块221供应符号，发射器对符号进行串行化并将其发射到外部装置上。接收器被供应来自外部装置的串行化符号并将所接收的信号转换成比特流。比特流被去串行化并供应到逻辑子块221。在一个示例性实施例中，采用8b/10b传输代码，其中发射/接收十比特符号。这里，使用特殊符号利用帧223来使分组成帧。此外，在一个示例中，接收器还提供从进入的串行流恢复的符号时钟。

如上所述，尽管参考协议栈(例如，PCIe协议栈)的特定实施例论述了事务层205、链路层210和物理层220，但分层协议栈不受此限制。实际上，可以包括/实施任何分层协议，并且采用本文论述的特征，以及其它额外或替代的特征。作为示例，被表示为分层协议的端口/接口可以包括：(1)用于组装分组的第一层，即事务层；用于将分组排序的第二层，即链路层；以及用于发射分组的第三层，即物理层。作为具体示例，利用本文描述的高性能互连分层协议。

接下来参考图3，示出了串行点到点结构的示例性实施例。串行点到点链路305可以包括用于发射串行数据的任何传输路径。因此，一种装置可以包括用于向另一装置发射数据的发射逻辑，以及用于从另一装置接收数据的接收逻辑。换言之，在链路305的一些实施方式中可以包括两条发射路径(例如，一个上游，一个下游)。

发射路径是指用于发射数据的任何路径，例如传输线、铜线、光学线、无线通信信道、红外通信链路或其它通信路径。链路可以支持一个通道——每个通道代表一组差分信号对(一对用于发射，一对用于接收)。为了缩放带宽，链路可以汇聚多个通道(例如，由m和n表示)，其中通道的数量表示链路305的潜在支持的链路宽度，例如1、2、4、8、12、16、32、64个通道或更宽。

在图3的特定示例中，一种装置可以包括并利用端口310以方便链路305。端口310能够经由链路305与另一端点装置的端口315传送数据。在一个实施例中，端口310可以包括发射器端口320和接收器端口325。此外，发射器端口320可以在下游子链路330中使用以经由对应通道(例如，通道0-m)向其它装置发送数据。类似地，接收器端口325能够经由上游子链路335(包括通道0-n)从另一装置接收数据。

一些链路能够利用差分对来实现两条传输路径以发射差分信号。作为示例，当第一条线路从低电压电平切换到高电压电平时(即上升沿)，另一条线路能够从高逻辑电平驱动到低逻辑电平(即下降沿)。除其它示例性优点之外，差分信号能够潜在地展示更好的电气特性，例如更好的信号完整性，即交叉耦合、电压过冲/下冲、振铃。这样允许有更好的定时窗口，这实现了更快的发射频率和其它潜在优点。

在eUSB的情况下，增强最初针对外部装置互连进行优化的USB技术(例如，USB2.0)以用作芯片间互连。eUSB能够改善链路活动和空闲的功率效率，同时提供低电压USB2.0PHY方案，该方案不遵循传统的3.3V IO信令要求。在一些实施方式中，eUSB和基础USB(例如eUSB2和USB2.0)电气不兼容，但eUSB定义了用于eUSB的支持标准USB装置的机制。

如图4所示，在一些实施方式中，eUSB2完全符合USB2.0层架构并支持高速、全速和低速操作。例如，eUSB可以完全符合USB协议层规范，其允许不改变USB软件编程模型。在高速操作的情况下，eUSB支持高速、低电压差分信令。然而，eUSB可能不与基础USB物理层(PHY)兼容。因此，在标准USB(例如，USB 2.0、USB 3.0等)协议层405下，可以提供eUSB物理层410。可以提供接口415，例如根据USB收发器宏单元接口(UTMI)或UTMI加(UTMI+)规范所定义的接口，以充当协议层405和eUSB物理层410之间的接口。eUSB物理层410可以包括例如串行接口引擎(SIE)420、诸如串行输入并行输出(SIPO)移位寄存器425和并行输入串行输出(PISO)移位寄存器430的移位寄存器、锁相环(PLL)元件435、以及其它示例性部件。可以提供数据管脚eD+(440)和eD-(445)，通过这些管脚可以发送和接收高速差分信号。

eUSB能够支持两种操作模式：本地模式和中继模式。在本地模式中，主机和装置端口二者实施eUSB PHY并基于eUSB信令来通信。例如，可以将本地模式eUSB2用于芯片间互连。在本地模式中允许单速配置。中继模式是指eUSB2通过在eUSB信令和USB信令之间进行转换的中继器与基础USB端口(例如，USB2.0端口)通信。也可以在通过两个中继器彼此通信的两个eUSB端口之间使用中继模式，这种情况典型地涉及在端口的两侧都有USB2.0插座的应用。图5是示出了在本地模式和中继模式中的eUSB的示例性使用的简化的方框图500。例如，在本地模式中，eUSB连接可以用于互连到诸如片上系统(SoC)上的装置之类的装置。例如，第一eUSB端口可以用于将SoC 505连接到第一启用eUSB的装置510，并且第二eUSB端口可以用于将SoC 505连接到第二启用eUSB的装置515。此外，eUSB中继器520可以用于通过将SoC 505连接到装置525的USB端口而实现旧版USB特征。例如，在一些实施方式中，在选通晶体管厚度不允许3.3V旧版USB2.0但仍然需要旧版USB特征(例如，USB类型C)的系统中，eUSB可能是有用的替代接口。在这种和类似的实例中，(SoC 505上的)eUSB端口和中继器520可以用于旧版USB连接。图5中所示的示例示出了两种模式，本地模式和中继模式，以及eUSB端口的集合可以如何在同一系统中既包括本地模式中的一些端口又包括中继模式中的一些端口。

在eUSB中的本地模式和中继模式之间的差异中，在中继模式中，高速接收器端接可以是强制性的，而接收器端接对于本地模式是任选的。eUSB2通信是半双工的，其中发射器和接收器共享同一IO焊盘(例如，如在图6中所示的示例中那样)。此外，eUSB高速收发器实施并行端接方案，其涉及接收器端的端接。图6的方框图600还示出了eUSB2收发电路的示例。在该表示600中，RSRC_HS是发射器源端接。VTX_DIF是跨发射器eD+和eD-焊盘的峰值差分摆动。RRCV_DIF表示任选的接收器差分端接。CRX_CM是管芯上电容器，可以包括CRX_CM以抑制接收器所看到的交流(AC)共模波动。高速收发器能够实施低摆动差分信令。在这种情况下，发射器被源端接以输送良好的信号完整性。接收器可以以不同方式被端接或者无端接。如上所述，接收器端接能够取决于使用情况和信道特性(例如，中继模式中需要但本地模式中是任选的)。eUSB2接收器电路能够从输入数据流提取时钟信息并执行数据恢复。抑制电路可以被实施为振幅包络检测电路以在有效信号和导线噪声之间进行区分。也可以由中继器使用静噪电路来执行数据业务流量控制。

图7是示出了用于在发射和接收模式中提供管芯上端接的通用eUSB驱动器设计的方框图。在发射和接收模式期间，分别提供了两个独立的驱动器用于管芯上端接。通用驱动器设计尽管是常规的，但利用专用驱动器和控制信号二者以在不同的操作模式中在发射与接收侧实现端接。为了在这种设计中支持多种端接选择，多个独立的驱动器和补偿方案专用于每种端接，导致昂贵的缓冲管芯尺寸和设计工作。实际上，常规方式将用于被设计成使用两个独立eUSB驱动器在TX和RX期间提供端接选项的知识产权(IP)(或计算)块，以用于支持本地和中继模式。

在现代SoC设计中，平台设计是非常动态的。作为图7中所示的常规eUSB驱动器设计的替代方案，可以提供一种更灵活的设计，如下所述，其能够在来自同一设计的不同产品中支持多种替代的平台拓扑。例如，可以在eUSB驱动器设计中提供控制信号和开关逻辑部(例如，至少部分由诸如N型金属氧化物半导体(NMOS)开关的开关硬件实施)，以能够针对本地模式和中继模式二者实现端接和无端接选项。此外，控制信号可以进一步用于实现电阻/阻抗偏移，以进一步调节端接阻抗值，以用于在中继模式中进行接收期间改善信号完整性。因此，除了其它示例性优点之外，通过使用这种设计，在SoC(或其它系统)设计中利用这种eUSB端口的产品系列能够通过经系统基本输入/输出系统(BIOS)指定配置注册值(例如，单一模式选择比特)而使同一eUSB PHY核以本地模式或中继模式工作，而无需硅阶跃或其它预先的硅设计改变。

图8示出了改进的eUSB驱动器设计的一种示例性实施方式的简化示意图800。在该实施方式中，在以本地模式或中继器模式进行发射和接收期间，单个驱动器用于服务于端接目的。可以向开关逻辑部发送信号以在本地模式和中继模式之间切换驱动器。例如，可以基于指示给定驱动器实例在系统内是以本地模式还是中继模式工作的寄存器值而发送信号。因此，在eUSB端口的任何实例中，无论端口要用于本地模式还是中继模式，都是相同的eUSB块(例如，利用图8所示的电路)。在一些实施方式中，系统BIOS能够读取寄存器并向系统中的每个eUSB端口的开关逻辑部提供所述值。在一个示例中，开关逻辑部可以包括NMOS开关(NS1)805，如示图800中所示。

在图8的示例中，开关逻辑部还可以包括接受两个输入“TX启用”和“configbit”的或门810。如果值为“1”或高，则向NS1 805发送“1”或高，这导致eUSB驱动器以本地或中继模式进行操作。此外，在一些实施方式中，当驱动器正以中继模式进行接收时(如下文将更详细所述)，用于设置驱动器的操作模式的信号也可以用于设置在阻抗偏移或匹配中使用的电阻器补偿(Rcomp)偏移值。Vcc的值可以被设计成满足为链路指定的发射差分。例如，在eUSB2的情况下，Vcc可以被设计成设置在400mV或附近，以满足eUSB2发射差分和共模规范。上拉(以发射逻辑“1”)和下拉(以发射逻辑“0”)驱动器通常可以被补偿到40欧姆。如在图7中所示的常规设计中那样，可以提供额外的晶体管开关元件815、820、825、830(例如，NP1、NP2、NM1、NM2)以控制上拉和下拉之间的切换。开关815、820、825、830可以由其它信号(例如，hspupredrv*和hspdpredrv*)驱动，该其它信号被提供作为预驱动器输出，该输出控制驱动器基于输入数据图案和控制信号进行上拉和下拉。

在本示例中，用于NMOS开关“NS1”栅极805的控制信号“hsmode”是“TX启用”和“configbit”的函数。“TX启用”指示驱动器处于发射模式(“1”)还是接收模式(“0”)。“configbit”表示配置寄存器比特，其标识特定eUSB端口是以本地模式(例如，芯片间)还是中继模式(例如，以支持旧版USB模式)进行操作。表1表示从“TX启用”和“configbit”值的组合得到的“hsmode”(和操作模式)：

端接模式	本地模式	中继模式-Tx	中继模式-Rx
				TX启用	x	1	0
configbit	1	0	0
				hsmode	1	1	0
Rcomp比特	补偿的比特	补偿的比特	补偿的比特+偏移比特

表1

如上所述，表1示出了用于在eUSB2高速收发器设计中转换端接模式的控制信号。在本地模式(接收或发射)期间，NMOS开关“NS1”将始终被接通以在Vgnd节点835处提供虚地。在本地模式配置期间不施加任何动态Rcomp偏移。

图9A-9B示出了在处于本地模式中时驱动器电路的操作。(图9A-9D中所用的惯例以虚线示出了电路的禁用部分并以实线示出了电路的启用部分。)在该示例中，通过将配置寄存器值设置为“1”(如表1中所示)来设置本地模式，这导致hsmode值905为“1”，并启用晶体管NS1 805。图9A示出了在处于发射模式中时驱动器电路的布置，信号908被发送到另一装置910的接收器端。具体而言，在处于发射模式中时，晶体管NP1和NM2被启用(例如，通过在栅极施加电压1V)，并且NM1和NP2被禁用。当主机正如图9A中所示地分别在eD+和eD-发射“1”和“0”时，在接收器端未观察到端接电阻器，并且理想的差分摆动为400mV。在接收器模式中，如图9B的示例中所示，禁用晶体管NP1、NP2、NP3和NP4中的每个，装置910经由本地eUSB链路向主机接收器920发射信号915。

图9C-9D显示了示出当在电路中已经启用中继模式时(图8中介绍的)电路的操作的示意图。为了指示中继模式，寄存器配置比特为“0”(如表1所示)。当处于发射模式中时，如图9C中所示，发射模式值“Tx模式”为高，导致hsmode值905被驱动为“1”。所得的驱动器电路(在发射主机上)类似于当处于本地模式中的发射模式中时的驱动器(图9A所示)。由于图9C表示中继模式操作，接收器的性质已经改变，其具有在接收装置930处表明的阻抗(R_R)925，其用于接收在eD+和eD-处发射的信号935。作为例示性示例，可以预期接收器端处的端接(装置端接)提供80欧姆的并行端接(例如，由R_R 925提供)。NMOS开关“NS1”始终被接通以向Vgnd节点提供虚地。利用该配置，主机发射器差分摆动将理想地处于200mV。

图9D示出了当处于中继器接收模式中时柔性嵌入式驱动器电路的操作。如表1中所示，当“Tx模式”为低时，指示接收模式，并且寄存器配置比特值为“0”，指示中继模式，该电路处于中继接收模式并且hsmode 905的值被驱动到“0”。hsmode 905的值“0”关断开关NS1，并且晶体管NP1、NP2、NM1、NM2用于控制驱动器何时上拉或下拉以生成信号。NP2和NM2被接通(例如，通过向每个栅极施加1V)。所得的电路启用中继接收器模式，其中分别在eD+和eD-处接收信号940中的“1”和“0”，并且NMOS开关“NS1”被关断，而TX下拉驱动器(例如NP2、NM2)都被接通以提供从装置侧看到的给定有效阻抗并行端接。图9E给出了当处于中继接收模式中时电路的取向的简化表示。

在一些实施方式中，可能有利的是对接收器端进行过端接(over-terminate)。例如，接收器端处的过度端接可能产生更好的信号质量(例如，由信号眼图质量所测量的)。在常规设计中，将在使用副本驱动器的驱动器的发射和接收状态中应用对Rcomp偏移能力的使用。通过使用以上在图8-图9E中所示并描述的改进的驱动器电路，选择性地并且仅在电路处于接收模式(或“状态”)时利用Rcomp偏移。例如，可以使用hsmode的值激活对Rcomp的偏移，以有效增大发射器所观测到的补偿的驱动器阻抗(差分阻抗)。例如，Rcomp的值可以由多比特二进制值驱动(例如，保存在寄存器中以指示要施加的阻抗)。将该值增大1或2个比特能够在总的补偿的驱动器阻抗中提供轻微增长(marginal increase)。因此，Rcomp偏移能够使Rcomp的值增大(例如，过载)少量(例如，以将80欧姆的初始Rcomp值增大到90欧姆)。如上所述，可以将该偏移选择性施加到接收模式，并且在一些情况下，特定地施加到中继接收模式。因此，在一个示例中(且如表1中介绍的)，在转换逻辑值导致电路进入中继接收模式(例如，在将hsmode的值驱动到“0”)时，可以向初始补偿的驱动阻抗值Rcomp施加预定义的偏移值。

参考图10，示出了示例性曲线图1000，其示出了在两个实例中(eUSB驱动器的)接收器端处的信号眼图质量的比较。曲线图中示出了两个信号，一个具有比另一个更高的眼图高度。接收器端信号眼图高度较高的原因是在中继接收模式期间启用的两个电阻器(例如，R_T)中的每一个处增加了5欧姆的偏移阻抗并且在接收器端端接处提供了并行阻抗。例如，这能够导致添加了10欧姆的总阻抗以使初始匹配的80欧姆差分端接阻抗过载(由此将差分端接阻抗提高到90欧姆)。在该示例中，该Rcomp偏移导致信号眼图高度的大约10mV的示例性改善，如图10所示。因此，这样可以放松接收器静噪检测器和高速接收器灵敏度设计。在一些示例中，可以观测到发射器眼图电压裕度与接收器端端接值成正比。

参考图11，示出了流程图1100，其示出了使用示例性开关逻辑部以使单个驱动器电路能够以独立的本地(例如，芯片间)或中继(例如，芯片到旧版装置)模式作为接收器和发射器进行操作。可以在SoC上提供半双工I/O端口，例如eUSB端口。可以发起端口使用1105，并(例如，由系统BIOS或另一个过程)可以访问对应于该端口的寄存器中的配置信息。根据配置信息，可以将端口定义成以两种支持模式(本地或中继模式)之一进行操作(例如，在1110)。在处于本地模式中时，可以将对应的配置寄存器值(例如，配置比特)设置成指示本地模式操作(例如，将一个比特设置为“1”)(例如，在1115)。这能够导致基于至少部分从配置寄存器值导出的信号而接通开关逻辑部的至少一部分(例如，晶体管NS1)(例如，在1120)。接通开关逻辑部的该部分能够使开关逻辑部导致驱动器电路在半双工通信的发射和接收方向上都以无端接模式1125进行操作。

在配置信息指示给定端口以中继模式进行操作(例如，以连接到要经由两个不同物理层促成(facilitate)或桥接通信的中继器装置，一个物理层是嵌入式互连，另一个是旧版互连(例如，USB 2.0))的实例中，可以将对应的配置寄存器值(例如，配置比特)设置成指示中继模式操作(例如，设置成“0”的比特)(例如，在1130)。在电路以发射模式或状态进行操作时，(例如，通过接通晶体管NS1)使得1140开关逻辑部将电路置于向接收装置(例如，根据旧版PHY的装置)发射信号的操作模式中。然而，在处于中继接收模式中时，(例如，通过禁用晶体管NS1)使得1145开关逻辑部将电路置于从并行端接的发射装置接收信号的操作模式中。实际上，开关逻辑部能够导致在驱动器电路处启用并行端接。此外，在一些实施方式中，开关逻辑部能够启用在并行端接处表明的并行阻抗的动态调节，以便改善信号质量(例如，信号眼图高度等)。例如，除了在中继接收模式中启用并行端接之外，开关逻辑部还能够导致向所定义的补偿的阻抗值施加偏移(例如，1150)，以轻微提升(例如，在1160)阻抗。在一种实施方式中，可以响应于由开关逻辑部发送或生成的信号而向二进制Rcomp值添加比特，以导致Rcomp值和对应阻抗被动态提升。可以观测在接收器处观测到的信号质量(例如，1155)，以判断信号是否满足预定义目标(例如，以测试信号来判断其信号眼图的特性是否满足预定义目标)。在一些情况下，可以在运行时提供该信号质量评估1155。在其它实例中，可以在配置时评估信号质量。在任一实施方式中，如果施加的偏移(例如，1150)(或初始Rcomp值)不产生充分高质量的信号，可以施加额外的偏移1160，直到信号质量被修改为满足目标。在为链路(以中继接收模式进行操作)确定适当偏移时，可以保存所确定的偏移值以更新用于要在中继接收模式期间施加到端口的Rcomp(或Rcomp偏移)的对应的寄存器值。系统BIOS(或另一个过程)能够读取这些配置值以使这些值施加到端口的电子电路和通信。

如上所述，上述驱动器电路能够允许采用公共电路核来实施支持两个或更多操作模式的对应嵌入式互连的潜在的多个端口。并不需要设计者在硬件级将端口配置为以每个端口的相应操作模式进行操作，而是可以提供支持所支持的操作模式中的任一种的单一端口设计。在该情况下，设计者简单地在对应于该端口的配置寄存器中定义操作模式。配置寄存器能够额外包括在一种或多种模式中使用的Rcomp和/或Rcomp偏移值，以允许在该特定端口施加适当的补偿阻抗(例如，因为每个端口实例可以连接到不同装置或装置类型)。在一些实施方式中，可以在例如片上系统的单一系统的多个端口中提供改进的驱动器电路的多个实例，其中一些驱动器电路实例的配置寄存器值指示对应的驱动器电路以一种模式(例如，本地模式)进行操作，并且驱动器电路实例的另一部分被配置为以另一个模式(例如，中继模式)进行操作。

本文描述的概念能够简单地通过改变对应的配置寄存器比特(例如，通过BIOS更新)来实现要在多个不同平台拓扑中灵活地实施的单一互连驱动器电路设计，例如eUSB2驱动器电路。可以有利地在IP和SoC设计中使用这种特征，并提高产品灵活性，以支持在系统设计中可能发生、有时在最后一刻发生的计划外设计改变。可以在对eUSB2PHY配置寄存器做出最小改变的情况下采用这些特征，同时在接收器模式期间不需要主机驱动器消耗任何额外功率。可以使用同样的驱动器电路来支持不同平台拓扑中潜在的所有高速操作，由此通过支持单个电路方案内的端接和无端接模式而使管芯尺寸生长最小化。这种方案能够允许去除需要更多硅资源和功率的旧版连接，例如旧版3.3V晶体管，以及其它示例性使用和优点。

尽管上述一些实施方式和示例特别参考了特定互连技术(例如，USB和eUSB)及其对应操作模式，但应当认识到，可以将上述概念应用于其它互连端口，除其它示例之外，其它互连端口例如是提供半双工互连链路和多种操作模式的其它端口。此外，除其它替代示例和实施方式之外，可以将以上原理应用于其它版本的eUSB和USB。

本文所述的原理和特征可以被并入任何多种计算装置和系统，包括主机、服务器系统、个人计算机、移动计算机(例如平板计算机、智能电话、个人数字系统等)、智能电器、游戏或娱乐控制台和机顶盒以及其它示例。例如，图12示出了利用处理器形成的示例性计算机系统的方框图，处理器包括执行指令的执行单元，其中示出了实施根据本发明的一个实施例的一个或多个特征的一个或多个互连。根据本发明，例如在本文所述的实施例中，系统1200包括诸如处理器1202的部件，以采用包括逻辑的执行单元来执行算法，以用于处理数据。系统1200代表基于PENTIUM III^TM、PENTIUM 4^TM、Xeon^TM、Itanium、XScale^TM和/或StrongARM^TM微处理器的处理系统，尽管也可以使用其它系统(包括具有其它微处理器的PC、工程学工作站、机顶盒等)。在一个实施例中，样本系统1200执行可从华盛顿州雷德蒙德的Microsoft Corporation获得的WINDOWS^TM操作系统的版本，尽管也可以使用其它操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面。因此，本发明的实施例不限于硬件电路和软件的任何特定组合。

实施例不限于计算机系统。本发明的替代实施例可以用于诸如手持式装置和嵌入式应用的其它装置中。手持式装置的一些示例包括蜂窝电话、因特网协议装置、数字摄像机、个人数字助理(PDA)和手持式PC。嵌入式应用可以包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或可以执行根据至少一个实施例的一个或多个指令的任何其它系统。

在该例示的实施例中，处理器1202包括一个或多个执行单元1208以实施要执行至少一个指令的算法。可以在单处理器台式计算机或服务器系统的语境中描述一个实施例，但替代实施例可以包括在多处理器系统中。系统1200是“集线器”系统架构的示例。计算机系统1200包括处理器1202以处理数据信号。作为一个例示性示例，处理器1202包括复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施指令集的组合的处理器、或任何其它处理器装置，例如数字信号处理器。处理器1202耦合到处理器总线1210，处理器总线1210在系统1200中的处理器1202和其它部件之间发射数据信号。系统1200的元件(例如，图形加速器1212、存储器控制器集线器1216、存储器1220、I/O控制器集线器1224、无线收发器1226、闪速BIOS 1228、网络控制器1234、音频控制器1236、串行扩展端口1238、I/O控制器1240等)执行熟悉该领域的技术人员所公知的其常规功能。

在一个实施例中，处理器1202包括1级(L1)内部高速缓冲存储器1204。取决于该架构，处理器1202可以具有单个内部高速缓存或多级内部高速缓存。取决于特定实施方式和需求，其它实施例包括内部和外部高速缓存的组合。寄存器文件1206用于在各种寄存器中存储不同类型的数据，包括整数寄存器、浮点寄存器、向量寄存器、分组寄存器、影子寄存器、检查点寄存器、状态寄存器和指令指针寄存器。

包括用于执行整数和浮点运算的逻辑的执行单元1208也存在于处理器1202中。在一个实施例中，处理器1202包括微代码(ucode)ROM以存储微代码，微代码在被执行时用于执行用于特定宏指令的算法或处理复杂情况。这里，微代码潜在地可更新以处理处理器1202的逻辑错误/修复。对于一个实施例，执行单元1208包括用于处理分组指令集1209的逻辑。通过在通用处理器1202连同用于执行指令的相关联电路的指令集中包括分组指令集1209，可以使用通用处理器1202中的分组数据来执行由很多多媒体应用所使用的操作。于是，通过使用全宽的处理器数据总线来对分组数据执行操作，加快并更有效率地执行了很多多媒体应用。这潜在地消除了对跨处理器的数据总线传输较小数据单元以一次一个数据元地执行一个或多个操作的需求。

执行单元1208的替代实施例也可以用于微控制器、嵌入式处理器、图形装置、DSP和其它类型的逻辑电路中。系统1200包括存储器1220。存储器1220包括动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪速存储器装置或其它存储器装置。存储器1220存储由要由处理器1202执行的数据信号所代表的指令和/或数据。

注意，可以在图12中所示的一个或多个互连上利用本发明的前述特征或方面中的任何特征或方面。例如，未示出的用于耦合处理器1202的内部单元的管芯上互连(ODI)实施了上述本发明的一个或多个方面。或者本发明与处理器总线1210(例如，其它已知的高性能计算互连)、通往存储器1220的高带宽存储器路径1218、通往图形加速器1212的点对点链路(例如，符合外围部件互连高速(PCIe)的结构)、控制器集线器互连1222、I/O或用于耦合其它所示部件的其它互连(例如，USB、PCI、PCIe)相关联。这种部件的一些示例包括音频控制器1236、固件集线器(闪速BIOS)1228、无线收发器1226、数据储存器1223、包含用户输入和键盘接口1242的旧版I/O控制器1210、诸如通用串行总线(USB)的串行扩展端口1238和网络控制器1234。数据存储装置1223可以包括硬盘驱动器、软盘驱动器、CD-ROM装置、闪速存储器装置或其它大容量存储装置。

接下来参考图13，描绘了根据本发明的片上系统(SoC)设计的实施例。作为特定例示性示例，SOC 800包括在用户设备(UE)中。在一个实施例中，UE是指要由最终用户用于通信的任何装置，例如手持式电话、智能电话、平板计算机、超薄笔记本、具有宽带适配器的笔记本或任何其它类似的通信装置。UE常常连接到基站或节点，其潜在地本质上对应于GSM网络中的移动站(MS)。

这里，SoC 1300包括2个核——1306和1307。类似于以上论述，核1306和1307可以符合指令集架构，例如基于Architecture Core^TM的处理器、Advanced MicroDevices公司(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计、或其客户、以及其被许可方或采用者。核1306和1307耦合到与总线接口单元1309和L2高速缓存1311相关联的高速缓存控制1308以与系统1300的其它部分通信。互连1310包括片上互连，例如IOSF、AMBA或上文论述的其它互连，其潜在地实施本文所述的一个或多个方面。

互连1310提供了通往其它部件的通信信道，所述部件例如用于与SIM卡接口连接的用户身份模块(SIM)1330、用于保存由核1306和1307执行以对SOC 1300进行初始化和引导的引导ROM 1335、用于与外部存储器(例如，DRAM 1360)接口连接的SDRAM控制器1340、用于与非易失性存储器(例如，闪存1365)接口连接的闪速控制器1345、用于与外围装置接口连接的外围控制器1350(例如，串行外围接口)、用于显示和接收输入(例如，启用触摸功能的输入)的视频编解码器1320和视频接口1325、用于执行与图形相关的计算的GPU 1315等。这些接口中的任何接口可以并入本文所述的发明的各方面。

此外，系统例示了用于通信的外围装置，例如蓝牙模块1370、3G调制解调器1375、GPS 1385和WiFi 1385。注意，如上所述，UE包括用于通信的无线电设备。结果，这些外围通信模块并非全部是必需的。然而，在UE中，要包括用于外部通信的某种形式的无线电设备。

尽管已经相对于有限数量的实施例描述了本发明，但本领域的技术人员将认识到其众多修改和变化。旨在使所附权利要求覆盖落在本发明的真实精神和范围内的所有这种修改和变化。

设计可以经历各种阶段，从创建到模拟到制造。表示设计的数据可以通过若干方式表示设计。首先，在模拟中有用的是，可以使用硬件描述语言(HDL)或另一种功能描述语言来表示硬件。此外，可以在设计过程的某些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，大部分设计在某一阶段达到表示各种装置在硬件模型中的物理放置的数据的级别。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定各种特征在用于产生集成电路的掩模的不同掩模层上存在或不存在的数据。在一些实施方式中，这种数据可以以诸如图形数据系统II(GDS II)、开放艺术品系统互换标准(OASIS)或类似格式的数据库文件格式被存储。

在一些实施方式中，除其它示例之外，基于软件的硬件模型和HDL以及其它功能描述语言对象可以包括寄存器传输语言(RTL)文件。这种对象可以是机器可解析的，使得设计工具能够接受HDL对象(或模型)，解析HDL对象以得到所描述的硬件的属性，并从对象确定物理电路和/或片上布局。可以使用设计工具的输出来制造物理装置。例如，设计工具能够从HDL对象确定各种硬件和/或固件元件的配置，例如总线宽度、寄存器(包括大小和类型)、存储器块、物理链路路径、结构拓扑以及为了实现在HDL对象中建模的系统而实施的其它属性。设计工具可以包括用于确定片上系统(SoC)和其它硬件装置的拓扑和结构配置的工具。在一些实例中，可以将HDL对象用作开发模型和设计文件的基础，制造设备可以使用模型和设计文件来制造所描述的硬件。实际上，可以提供HDL对象自身作为制造系统软件的输入以实现所描述的硬件。

在设计的任何表示中，可以在任何形式的机器可读介质中存储数据。诸如磁盘等存储器或磁性或光学储存器可以是机器可读介质，以存储经由光波或电波所发射的信息，光波或电波被调制或以其它方式生成以发射这种信息。在发射指示或携带代码或设计的电气载波时，在执行对电信号的复制、缓存或重新发射的程度上，做出新副本。因此，通信提供者或网络提供者可以在有形的机器可读介质上至少暂时地存储项目，例如被编码成载波的信息，从而体现本公开的实施例的技术。

本文使用的模块是指硬件、软件和/或固件的任何组合。作为示例，模块包括与非暂态介质相关联的硬件，例如微控制器，非暂态介质用于存储适于由微控制器执行的代码。因此，在一个实施例中，提到模块是指特别配置成识别和/或执行要保存在非暂态介质上的代码的硬件。此外，在另一实施例中，使用模块是指包括代码的非暂态介质，其特别适于由微控制器执行以执行预定操作。可以推断出，在又一实施例中，术语模块(在该示例中)可以指微控制器和非暂态介质的组合。图示为独立的模块边界常常共同变化并且潜在地发生重叠。例如，第一和第二模块可以共享硬件、软件、固件或其组合，同时潜在地保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括硬件，例如晶体管、寄存器或其它硬件，例如可编程逻辑器件。

在一个实施例中，使用短语“被配置为”是指对设备、硬件、逻辑或元件进行布置、组装、制造、供应销售、进口和/或设计以执行指定或确定的任务。在该示例中，如果其被设计、耦合和/或互连以执行指定任务，则不在运行的设备或其元件仍然“被配置为”执行所述指定任务。作为纯粹例示性的示例，逻辑门可以在操作期间提供0或1。但“被配置为”向时钟提供启用信号的逻辑门不包括可以提供1或0的每个潜在的逻辑门。相反，逻辑门是以在操作期间1或0输出用于启用时钟的一些方式耦合的逻辑门。再次注意，使用术语“被配置为”并不需要操作，而是集中于设备、硬件和/或元件的潜伏状态，其中在潜伏状态中，该设备、硬件和/或元件被设计成在设备、硬件和/或元件运行时执行特定任务。

此外，在一个实施例中使用短语“以”、“能够”和/或“可操作用于”是指一些设备、逻辑、硬件和/或元件被设计成能够实现以指定方式使用设备、逻辑、硬件和/或元件。注意，在一个实施例中，使用“以”、“能够”或“可操作用于”是指设备、逻辑、硬件和/或元件的潜伏状态，其中该设备、逻辑、硬件和/或元件未运行，但被设计成能够实现以指定方式使用设备。

如这里使用的，值包括数字、状态、逻辑状态或二元逻辑状态的任何已知表示。使用逻辑电平、逻辑值，或者逻辑值也称为1和0，其仅仅表示二进制逻辑状态。例如，1是指高逻辑电平，并且0是指低逻辑电平。在一个实施例中，诸如晶体管或闪存单元的存储单元能够保存单个逻辑值或多个逻辑值。然而，已经使用计算机系统中的值的其它表示。例如，十进制数十也可以表示为二进制值的1010和十六进制字母A。因此，值包括能够被保存在计算机系统中的信息的任何表示。

此外，状态可以由值或值的部分表示。作为示例，第一值，例如逻辑1可以表示默认或初始状态，而第二值，例如逻辑0可以表示非默认状态。此外，在一个实施例中，术语重置和设置分别是指默认和更新的值或状态。例如，默认值潜在地包括高逻辑值，即，重置，而更新值潜在地包括低逻辑值，即设置。注意，可以利用值的任何组合来表示任何数量的状态。

可以经由存储在机器可访问、机器可读、计算机可访问或计算机可读介质上的可以由处理元件执行的指令或代码实施上文阐述的方法、硬件、软件、固件或代码的实施例。非暂态机器可访问/可读介质包括以机器(例如计算机或电子系统)可读的形式提供(即存储和/或发射)信息的任何机构。例如，非暂态机器可访问介质包括：随机存取存储器(RAM)，例如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪速存储器装置；电存储装置；光存储装置；声存储装置；用于保存从暂态(传播的)信号(例如，载波、红外信号、数字信号)接收的信息的其它形式的存储装置等；其将与可以从其接收信息的非暂态介质区分开。

用于对逻辑编程以执行本发明的实施例的指令可以存储在系统中的存储器内，例如DRAM、高速缓存、闪存存储器或其它储存器。此外，可以经由网络或通过其它计算机可读介质分布指令。因此，机器可读介质可以包括用于以机器(例如，计算机)可读的形式存储或发射信息的任何机构，但不限于软盘、光盘、紧致盘、只读存储器(CD-ROM)和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪速存储器或用于经由电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)通过因特网传输信息的有形机器可读储存器。因此，计算机可读介质包括适于以机器(例如，计算机)可读的形式存储或发射电子指令或信息的任何类型的有形机器可读介质。

以下示例涉及根据本说明书的实施例。一个或多个实施例可以提供设备、系统、机器可读储存器、机器可读介质、方法和基于硬件和/或软件的逻辑(例如，结合共享的存储器控制器来实施)，其用于实施用于促成第一装置和第二装置之间的链路的端口。该端口可以包括：驱动器电路，以支持第一装置和第二装置之间的半双工通信；以及开关逻辑部，以接收值并使驱动器电路基于所述值而以多种半双工模式的其中之一工作。所述值基于对应于所述端口的配置寄存器值。

在一个示例中，多种模式包括用于芯片间通信的本地模式和用于经由中继器装置与外围装置通信的中继模式。

在一个示例中，第一和第二装置的端口共享公共协议层，第一装置的端口包括第一物理层，第二装置的端口包括不同的第二物理层，并且第一物理层与第二物理层电气不兼容。

在一个示例中，在多种半双工模式的每种中，半双工通信包括接收状态和发射状态，并且处于多种模式中的第一种模式中的接收器端是无端接的，并且处于多种模式中的第二种模式中的接收器端是端接的。

在一个示例中，处于第二模式中的接收器端由差分并行端接来端接。

在一个示例中，端接包括可调节阻抗装置。

在一个示例中，端口还包括用于基于寄存器值来调节阻抗装置的阻抗的阻抗补偿逻辑。

在一个示例中，开关逻辑部用于提供信号以增大寄存器值的偏移值并使阻抗装置的阻抗增大。

在一个示例中，开关逻辑部在处于接收器半双工状态中时为多种模式中的特定模式提供信号。

在一个示例中，端口包括嵌入式通用串行总线(eUSB)端口，并且多种模式包括eUSB本地模式和eUSB中继模式。

在一个示例中，配置寄存器值由系统基本输入/输出系统(BIOS)设置。

在一个示例中，开关逻辑部包括晶体管和或门，其用于接收配置寄存器值和发射状态值以指示驱动器电路处于发射状态还是接收状态中。

在一个示例中，晶体管包括耦合到虚地的NMOS晶体管。

一个或多个实施例可以提供设备、系统、机器可读储存器、机器可读介质、方法和基于硬件和/或软件的逻辑(例如，结合共享存储器控制器来实施)，其用于标识对应于计算装置的特定端口的配置寄存器值，其中，配置寄存器值标识在端口的操作期间驱动器电路要采用端口的驱动器电路所支持的多种半双工操作模式中的哪种，并提供配置寄存器值作为驱动器电路的开关电路的输入，以使驱动器电路以对应于该配置寄存器值的操作模式进行操作。

在一个示例中，配置寄存器包括符合嵌入式通用串行总线(eUSB)寄存器的寄存器。

在一个示例中，多种工作模式由本地模式和中继模式组成。

在一个示例中，调节存储在寄存器中的电阻器补偿值，其中该电阻器补偿值对应于特定端口，并且基于指示多种操作模式中的特定操作模式的配置寄存器值来调节电阻器补偿值。

一个或多个实施例可以提供设备或系统，其包括：一个或多个配置寄存器；第一装置和通过链路耦合到第一装置的第二装置，其中第二装置包括驱动器电路以促成经由链路与第一装置进行半双工通信；以及开关逻辑部，其用于接收值，以指示在一个或多个配置寄存器中的对应于第二装置的特定配置寄存器中的值。开关逻辑部能够使驱动器电路基于该值而以多种半双工模式的其中之一工作。

在一个示例中，该系统包括片上系统，并且第一和第二装置包括片上装置。

在一个示例中，第一装置包括外围装置，该外围装置符合通用串行总线(USB)版本2.0，并且第二装置通过端口耦合到第一装置，所述端口与符合嵌入式USB(eUSB)的标准相符合。

在整个说明书中对“一个实施例”或“实施例”的提及是指在本发明的至少一个实施例中包括结合所述实施例所描述的特定特征、结构或特性。因而，在本说明书中的各处出现的短语“在一个实施例中”或“在实施例中”未必全都是指同一实施例。此外，可以在一个或多个实施例中以任何适当方式使所述特定特征、结构或特性相结合。

在以上说明书中，已经参考特定示例性实施例给出了具体实施方式。然而，将要明了的是，可以对其做出各种修改和改变而不脱离如在所附权利要求中所阐述的本发明的较宽的精神和范围。因此，要以例示性意义而非限制性意义考虑说明书和附图。此外，实施例和其它示例性语言的以上使用未必是指同一实施例或同一示例，而是可以指不同且有区别的实施例，以及潜在相同的实施例。

Claims

1.一种设备，包括：

端口，其促成第一装置和第二装置之间的链路，其中，所述端口包括：

驱动器电路，其用于支持所述第一装置和所述第二装置之间的半双工通信；以及

开关逻辑部，其用于接收值并使所述驱动器电路基于所述值而以多种半双工模式中的一种模式工作，其中，所述值基于对应于所述端口的配置寄存器值。

2.根据权利要求1所述的设备，其中，所述多种模式包括用于芯片间通信的本地模式和用于经由中继器装置与外围装置通信的中继模式。

3.根据权利要求1所述的设备，其中，所述第一装置和所述第二装置的端口共享公共协议层，所述第一装置的端口包括第一物理层，所述第二装置的端口包括不同的第二物理层，并且所述第一物理层与所述第二物理层电气不兼容。

4.根据权利要求1所述的设备，其中，在所述多种半双工模式中的每种中，所述半双工通信包括接收状态和发射状态，处于所述多种模式中的第一种模式中的接收器端是无端接的，并且处于所述多种模式中的第二种模式中的接收器端是端接的。

5.根据权利要求4所述的设备，其中，处于所述第二模式中的接收器端由差分并行端接来端接。

6.根据权利要求5所述的设备，其中，所述端接包括可调节阻抗装置。

7.根据权利要求6所述的设备，其中，所述端口还包括阻抗补偿逻辑，所述阻抗补偿逻辑用于基于寄存器值而调节所述阻抗装置的阻抗。

8.根据权利要求7所述的设备，其中，所述开关逻辑部用于提供信号以增大所述寄存器值的偏移值并使所述阻抗装置的阻抗增大。

9.根据权利要求8所述的设备，其中，所述开关逻辑部在处于接收器半双工状态中时为所述多种模式中的特定模式提供所述信号。

10.根据权利要求1所述的设备，其中，所述端口包括嵌入式通用串行总线(eUSB)端口，并且所述多种模式包括eUSB本地模式和eUSB中继模式。

11.根据权利要求1所述的设备，其中，所述配置寄存器值由系统基本输入/输出系统(BIOS)设置。

12.根据权利要求1所述的设备，其中，所述开关逻辑部包括晶体管和或门，所述晶体管和或门用于接收所述配置寄存器值和发射状态值以指示所述驱动器电路处于发射状态还是接收状态中。

13.根据权利要求12所述的设备，其中，所述晶体管包括耦合到虚地的NMOS晶体管。

14.至少一种机器可访问存储介质，其上存储有代码，其中，所述代码在机器上被执行时，使所述机器：

标识对应于计算装置的特定端口的配置寄存器值，其中，所述配置寄存器值标识在所述端口的操作期间所述端口的驱动器电路要采用由所述驱动器电路支持的多种半双工操作模式中的哪种操作模式；以及

提供所述配置寄存器值作为所述驱动器电路的开关电路的输入，以使所述驱动器电路以对应于所述配置寄存器值的操作模式进行操作。

15.根据权利要求14所述的存储介质，其中，所述配置寄存器包括符合嵌入式通用串行总线(eUSB)寄存器的寄存器。

16.根据权利要求14所述的存储介质，其中，所述配置寄存器值由系统基本输入/输出系统(BIOS)设置。

17.根据权利要求14所述的存储介质，其中，所述多种操作模式由本地模式和中继模式组成。

18.根据权利要求14所述的存储介质，其中，所述代码在被执行时还使机器调节存储在寄存器中的电阻器补偿值，其中，所述电阻器补偿值对应于所述特定端口，并且基于指示所述多种操作模式中的特定操作模式的所述配置寄存器值来调节所述电阻器补偿值。

19.一种方法，包括：

20.一种系统，包括执行根据权利要求19所述的方法的模块。

21.一种系统，包括：

一个或多个配置寄存器；

第一装置；以及

通过链路耦合到所述第一装置的第二装置，其中，所述第二装置包括：

驱动器电路，其用于促成经由所述链路与所述第一装置的半双工通信；以及

开关逻辑部，其用于接收值以指示在所述一个或多个配置寄存器中的对应于所述第二装置的特定配置寄存器中的值，其中，开关逻辑部用于使所述驱动器电路基于所述值而以多种半双工模式中的一种模式工作。

22.根据权利要求21所述的系统，其中，所述系统包括片上系统，并且所述第一装置和所述第二装置包括片上装置。

23.根据权利要求21所述的系统，其中，所述第一装置包括外围装置，所述外围装置符合通用串行总线(USB)版本2.0，并且所述第二装置通过端口耦合到所述第一装置，所述端口与符合嵌入式USB(eUSB)的标准相符合。