CN107251497A - 一种双路径双零连续时间线性均衡器 - Google Patents
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Abstract
跨导纳放大器级耦合至转移阻抗放大器级，以形成连续时间线性均衡器。所述跨导纳放大器级具有第一和第二增益路径，且用于输入第一信号和输出第二信号。所述第一增益路径用于向所述第一信号提供直流增益恢复和第一高频增益。所述第二增益路径用于向所述第一信号提供第二高频增益。所述第二信号是由所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成的。所述转移阻抗放大器级用于输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
Description
相关申请
本申请要求于2015年2月27日递交的、发明名称为“一种双路径双零连续时间线性均衡器”的第14/633,866号美国专利申请案的在先申请优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明通常涉及通信系统，特别地，涉及发送器和接收器之间的信号补偿，以补偿有损传输介质造成的损耗。
背景技术
随着数据速率的提高，以及并排附加信道使得系统设计越来越复杂，保持信号完整性将会是一个挑战。信号经过系统内各种互连设备传输到达其目的地，所以发送器、连接器、走线以及印刷电路板(printed circuit board，简称PCB)迹线和接收器之间发生的任何电损耗将会影响信号的时序和质量。
波形失真可以由诸如残桩和过孔阻抗失配、频率相关衰减以及信号迹线间的电磁耦合(即串扰)引起。经过信道的高速信号也受到了高频损耗，例如，反射、介质损耗以及趋肤效应所导致的损耗。这些损耗降低了信号的质量，使得接收器难以正确解读信号。
由于铜背板不提供足够的带宽来支持这些较高信令速率，因此，为了提高链路的质量，已经使用了诸如均衡器等信号调节设备。
均衡器是一种补偿发送器和接收器之间的信道引起的高频损耗的设备。均衡是一种信号调节技术，在这种技术中，在发送器、接收器或者通过链路上某处的信号调节器来操控波形，以补偿失真。
发射均衡通过放大信号的高频内容而使传输的信号预失真，以补偿经过信道的预期损耗量。信号的关键部分被信道衰减，造成了一个开眼，使得接收器可以容易地解读该信号。
接收均衡是在信号传输经过信道后，通过恢复由于信道衰减而丢失的高频内容来补偿信号。一种接收均衡技术可以采用连续时间线性均衡器(continuous time linearequalizer，简称CTLE)，有时也可称作增益峰值放大器(gain peaking amplifier，简称GPA)。多级CTLE是针对接收均衡的费用最低、功耗最低的选择。另外，CTLE不需要参考时钟。均衡电路通常在专用集成电路(application-specific integrated circuit，简称ASIC)、串行器/解串器(serializer/deserializer，简称SerDes)设备以及类似电路中实现，并通常安装在中继器、驱动器、交换机和路由器等的PCB上。
现请参见图1，图1示出了可以采用均衡，特别是CTLE的示例应用。第一接口线路板100和第二接口线路板102耦合至背板104。第一接口线路板100包括ASIC 112，第二接口线路板包括ASIC 110。接口线路板102上的ASIC 110包括用于发送信号的发送器，接口线路板100上的ASIC 112包括具有CTLE的接收器。接口线路板102通过背板104上铜迹线经过连接器108和106将信号传输至接口线路板100。更具体地，接口线路板102上的ASIC 110通过背板104将信号传输至接口线路板100上的ASIC 112上的接收器。
所采用的信令方案通常是一种使功率遍布在频率范围的方案。在一些有线应用(例如，路由器和交换机)中，数字数据的调制通常是采用2(PAM2)或4(PAM4)级非归零(non-return to zero，简称NRZ)脉冲振幅调制来实现。在PAM2或PAM4调制中，信号功率遍布在较大频谱(从接近零赫兹到1/Ts以上，其中，Ts是传输的比特或者符号时长，例如，大约为30至200微微秒)中。
现请参见图2，图2示出了现有技术连续时间线性均衡器(continuous timelinear equalizer，简称CTLE)201的示意图和相应框图，其中，可以将若干CTLE 201一起级联以形成多级CTLE。现有技术CTLE 201包括耦合至双gm转移阻抗放大器(transimpedanceamplifier，简称TIA)(电流-电压放大器202)的源极简并跨导纳放大器(电压-电流(voltage-to-current，简称V-I)放大器200)。传统电流模式逻辑(current mode logic，简称CML)增强级被配置为具有施加在NMOS晶体管205和207栅极上的差分输入电压Vi的V-I放大器200。代表TIA放大器级202输出端上预期或目标共模电压的电压(vcm)由单独的参考或偏置发生器电路(未示出)生成。本发明并不需要其具体细节。在电阻器Rcp和Rcm之间的公共节点感应TIA级202的实际输出共模电压(vsns)。将vcm和vsns均施加至运算跨导放大器(operational transconductance amplifier，简称OTA)206上，该运算跨导放大器206耦合至形成用于调节TIA放大器级202的输出共模电压的反馈控制回路的PMOS晶体管203和204的栅极。或者，换句话说，电压vcm是参考电压，而vsns是反馈到控制回路的电压。OTA 206将vsns和vcm进行比较，并调整PMOS晶体管203和204的栅极上施加的直流电压，以使vsns接近vcm。
采用V-I放大器200会导致简化差分电压-电流传递函数G(s)在基于为电阻器Rd和电容器Cd所选的值的频率fz1处(如图3所示)为零，该电阻器Rd和电容器Cd并行耦合在NMOS晶体管205和207的源极以及NMOS晶体管209和211的漏极之间。晶体管209和211和偏置发生器213中晶体管一起形成了电流镜像。施加至偏置发生器213的电流(iref)用于生成施加至晶体管209和211的栅极(偏置)电压。参考电流(iref)远小于镜像电路电流(i11和i9)，但是参考晶体管以及晶体管209和211中的电流密度相同。偏置发生器213的更多细节不是理解本发明的必要部分。
V-I放大器200的简化差分电压-电流传递函数G(s)可根据差分半电路形式表示为：
其中，gmnmos为晶体管205和207的跨导，Cgs为晶体管205和207的栅极-源极电容。利用电路对称性能推导出半电路。图2所示的连接在励磁极性之间的(即，差分连接的)Rd和Cd的半电路等价量分别为2*Cd和Rd/2。
V-I放大器200中的PMOS晶体管203和204为提供偏置电流i3和i4的高阻抗电流镜像，该偏置电流i3和i4大体等于NMOS晶体管209和211提供的电流i9和i11。NMOS晶体管205和207调控节点nodeintp和nodeintm之间的电流镜像NMOS晶体管209和211生成的电流，作为施加的输入信号Vi的函数。名义上，Vin＝0V时，NMOS晶体管205和207之间的差分电流为0，且等于晶体管203和204之间的差分电流(其中，i3–i4＝0)。此时，没有差分电流流入TIA级202。相反，根据非零输入信号(即Vin≠0)，来自NMOS晶体管205和207的差分电流不等于PMOS晶体管203和204所提供的差分电流(即i5–i7≠0)。将电流(iin)之差提供给TIA放大器级202。TIA放大器级202通过转移阻抗将来自V-I放大器200的输入电流iin转化为输出电压Vout。转移阻抗是通过反馈电阻器Rf(Rfp和Rfm)以及晶体管208、212、210和214所形成的。由TIA级202的差分半电路推导出的简化转移阻抗(Rt)为：
其中，Rf＝Rfp＝Rfm，gmnmos为NMOS晶体管212和214的跨导，gmpmos为PMOS晶体管208或210的跨导。晶体管208和210的有限输出电导用术语gdspmos表示，而晶体管212和214的有限输出电导用gdsnmos表示。
通过充分利用PMOS晶体管208和210以及NMOS晶体管212和214的跨导(gm)，TIA放大器202具有低输出阻抗(Rout)。差分输出电阻由下式给出：
其中，gmnmos为晶体管212和214的跨导，gmpmos为晶体管208和210的跨导。
现请参见图3，图3示出了图2所示的现有技术CTLE 201的传递函数的波德图。图2所示的CTLE 201具有单增益路径，该路径在传递函数在(由电阻器Rd和电容器Cd设定的)频率fz1处为零，这在频率高于fz1时提供了上升的增益。为了增加补偿量，如图4所示，可以级联多个CTLE 201，这增加了功耗以及CTLE所占用的集成电路管芯面积。另外，CTLE级的低频衰减还需要包括CTLE级之间插入的直流增益恢复级，以确保足够的总体直流增益。
因此，在功率与传统增强级大体相同的情况下，需要具有更高增益峰值CTLE，从而减少充足补偿所需的级数(更低功率和更少硅面积)。
发明内容
根据本发明实施例，提供了一种连续时间线性均衡器(continuous time linearequalizer，简称CTLE)。所述CTLE包括具有第一和第二增益路径的跨导纳放大器级。所述跨导纳放大器级用于输入第一信号和输出第二信号。所述第一增益路径用于向所述第一信号提供直流增益恢复和第一高频增益。所述第二增益路径用于向所述第一信号提供第二高频增益。所述第二信号是由所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成的。所述CTLE还包括转移阻抗放大器级，用于输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
根据本发明的另一实施例，提供了一种方法。所述方法包括：在连续时间线性均衡器(continuous time linear equalizer，简称CTLE)中的跨导纳放大器级输入第一信号，其中，所述跨导纳放大器级具有第一和第二增益路径。所述方法还包括：向所述第一增益路径上的第一信号提供直流增益恢复和第一高频增益，并向所述第二增益路径上的第一信号提供第二高频增益。所述方法还包括：所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成第二信号，并输出所述第二信号。此外，所述方法还包括：在转移阻抗放大器级上输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
根据本发明的再一实施例，提供了一种系统。所述系统包括耦合至背板的第一接口线路板和第二接口线路板。所述第一接口线路板和第二接口线路板中的至少一个包括连续时间线性均衡器(continuous time linear equalizer，简称CTLE)。所述CTLE包括具有第一和第二增益路径的跨导纳放大器级。所述跨导纳放大器级用于输入第一信号和输出第二信号。所述第一增益路径用于向所述第一信号提供直流增益恢复和第一高频增益。所述第二增益路径用于向所述第一信号提供第二高频增益。所述第二信号是由所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成的。所述CTLE还包括转移阻抗放大器级，用于输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
对于本领域的技术人员而言，根据下面附图、说明书以及权利要求的其他技术特征是显而易见的。
附图说明
为了更完整地理解本发明及其优点，现在参考下文结合附图进行的描述，相同的数字表示相同的对象，其中：
图1示出了连续时间线性均衡器的示例应用；
图2示出了现有技术连续时间线性均衡器(continuous time linear equalizer，简称CTLE)的组合示意图和框图；
图3为图2所示的现有技术连续时间线性均衡器的传递函数的波德图；
图4为通过级联现有技术CTLE(如图2所示)以及增益级而创建的多级CTLE的框图；
图5为根据本发明原理所实践的双路径双零CTLE的示意框图；
图6为描述每条路径各自传递函数以及图5所示的双路径双零CTLE的组合(合计)传递函数的波德图；
图7为描述图5所示的双路径双零CTLE的替代增益补偿配置的波德图；
图8为描述图5所示的双路径双零CTLE的组合传递函数的单增益补偿配置的极点位置和零值位置的波德图；
图9为用于实现采用图5所示级联CTLE的多级CTLE的增强和增益级的框图；
图10为设计和制造图5所示的双路径双零CTLE的示例设计流程的流程示意图；
图11为用于实践图10所示设计流程的示例计算系统。
具体实施方式
下文将详细论述各实施例的构造和实践。但应了解，本发明提供的许多适用发明概念可实施在多种具体上下文中。所论述的具体实施例仅仅说明用以实施和使用本说明和本技术的具体方式，而不限制本发明的范围。
除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。例如，TIA用于指示转移阻抗(即，电流-电压)放大器。OTA用于指示运算跨导放大器，该运算跨导放大器具有用于接收输入电压和生成输出电流——或者也称为电压控制电流源(voltage controlled current source，简称VCCS)的高阻抗差分输入级。CML用于表示电流模式逻辑，该电流模式逻辑为用于高速传输数据经过标准印刷电路板的差分点对点单向数字逻辑族。
可以描述或宣称各个电路或其他组件为“用于”执行某项任务或多项任务。在这样的上下文中，“用于”用于通过指示电路/组件包括在操作期间执行该某项任务或多项任务的结构(例如，电路)来暗示结构。这样，可以说电路/组件用于执行任务，即使指定的电路/组件当前是不可操作的(例如，未开启的)。结合术语“用于”而使用的电路/组件包括硬件——例如，用于实现操作的电路等。详述电路/组件“用于”执行某项任务或多项任务显然不是意在援用35 U.S.C.112(f)。
本说明书中参考的“一个实施例”、“一实施例”、“一个具体实施例”或“特定实施例”意味着描述的与特定实施例有关的特定的特征、结构或特性包括在至少一个实施例中，且不一定包括在所有特定实施例中。因此，整个说明书中各个地方的这些词组“在特定实施例中”、“在实施例中”或“在具体实施例中”各自的出现不一定指相同的实施例。另外，任何具体实施例的特定的特征、结构或特性可以以任何合适的方式与一个或多个其他特定实施例结合。应该理解的是，根据这里的理论，这里描述和说明的该特定实施例的其他变化和修改是可能的，并将作为本发明的精神和范围的一部分。
现参见图5，图5示出了根据本发明原理所实践的双路径双零CTLE 500的相应示意框图。该双路径双零CTLE 500包括耦合至传统双gm转移阻抗放大器(transimpedanceamplifier，简称TIA)202的改进源极简并V-I放大器级502。电流-电压级放大器202可以是如上所述的传统转移阻抗放大器。在不脱离如所附权利要求书的范围或精神的情况下，本领域的技术人员容易意识到可结合本发明使用转移阻抗放大器级202的其他拓扑。
改进V-I放大器级502提供了第一增益路径G1，与上述现有技术V-I级202所描述的增益路径类似，还提供了第二增益路径G2。通过将差分输入电压信号Vi经由电容器C2(C2p和C2m)耦合至PMOS晶体管203和204的栅极而提供所述第二增益路径G2。电阻器R2(R2p和R2m)耦合在OTA 501和PMOS晶体管203和204栅极之间，用以在晶体管203和204上提供公共直流工作点。如图6和图7所示(下文将进行更具体描述)，电阻器R2以及电容器C2的值会导致路径G2在频率G2_fp1处的传递函数出现极点。R2和C2可进行编程，以调整V-I级502的路径G2的增益。
表示来自输入电压Vi的附加路径G2的传递函数在零赫兹频率处为零，在由1/(R2*C2)设定的频率G2_fp1处具有极点。增益路径G2上C2和R2所形成的高通滤波器允许输入信号传递至晶体管203和204上，从而随着频率的上升(20dB/decade的速率)，衰减逐渐减小，直至到达由1/(R2*C2)设定的极点频率G2_fp1，此时，传递函数变得平坦。R2和C2用于控制路径G2所提供的增益峰值量。将传输经过R2和C2所形成的高通滤波器的信号施加至PMOS晶体管203和204的栅极。PMOS晶体管203和204将信号放大，从而提供了附加高频增益。
需要注意的是，在改进V-I放大器级502的拓扑中，晶体管203和204具有双重作用。晶体管203和204为路径G1(如现有技术一样)提供高输出阻抗电流镜像，还为路径G2提供放大。由于晶体管203和204已经存在，所以避免了采用额外晶体管为路径G2提供放大的开销。
由差分半电路推导出的G2的简化传递函数可以表示如下：
其中，gmpmos为PMOS晶体管203和204的跨导，iin(s)为TIA级202中的净输入电流。
如上所述，增益路径G1用于向输入电压Vi提供高频增益峰值。增益路径G2用于向输入电压Vi提供附加高频增益。因此，两个增益路径均可以提供高频增强。增益路径G2所带来的附加增强容量是CTLE 500的一个优点。与其他CTLE架构相比，无需消耗更多电流或占用更大管芯面积，大幅提高了此处的总增强容量。在一些实施例中，可以配置增益路径G1，以在所有工作频率上施加相等的正直流增益。在这些实施例中，增益路径G1没有增强高频。相反，增益路径G1在所有频率上提供了正直流增益，而增益路径G2提供了高频增强。
结合NMOS输入晶体管205和207以及充当路径G2的放大器的PMOS电流镜像晶体管203和204阐明了为图5中V-I级502所描述的特定实施例。本领域的技术人员将容易意识到，在不脱离本发明的范围的情况下，可以实现V-I级502，使得晶体管205和207为PMOS晶体管，晶体管203和204为NMOS晶体管。
在一些实施例中，电阻器、电容器以及晶体管部件均制作在相同的集成电路管芯上，使得可以一起跟踪工艺及温度变化引起的值的变化。
现请参见图6和图7，图6和图7分别示出了图5所示的双路径双零CTLE的第一和第二传递函数G1和G2。在所示的传递函数中，增益路径G1在(如上所述的)电阻器Rd和电容器Cd设定的频率G1_fz1处为零，从而在超过G1_fz1的更高频率处，增益越来越大。频率G1_fp1上的第一极点由于部件Rd和Cd以及晶体管205和207的跨导和电容而上升。根据差分半电路，可以证明极点G1_fp1位于：
其中，gmnmos和Cgs为图5所示的晶体管205和207的跨导和栅-源电容。由于电容器C2，增益路径G2在零赫兹频率处为零，而在由1/(R2*C2)设定的频率G2_fp1处具有极点。
除了部件Rd和Cd，图5中用以实现传递函数(例如，极点/零值位置)所采用的电路以及所选的部件表示为差分电路实现中单端半电路等价量。采用半电路表示法为了方便且容易引用各个部件。本领域的技术人员将容易意识到，在不脱离本发明的范围或精神的前提下，如何采用差分电路/部件选择替代半电路/表示法。例如，在差分的情况下，可采用Cdiff＝C/2和Rdiff＝2R替换半电路表示法Cp＝Cm＝C和Rp＝Rm＝R。
此外，图6、图7和图8示出了图5所示的双路径双零CTLE的组合(合计)传递函数。如果如图6所示G2_fp1>G1_fz1，对路径G1和G2(每条路径具有各自的零值)进行合计会造成单零传递函数，或者，如果如图7和图8所示G2_fp1<G1_fz1，对路径G1和G2(每条路径具有各自的零值)进行合计会造成两个分开的零值。在任意一种场景中，路径G2可提供附加高频增益(增强)。路径G2提供的增益可用于提高(图7至图8)的中频，或进一步提高(图6)G1所提高的相同频率范围。通过调整R2、C2以及(图5)晶体管203和204的gmpmos的值，可控制G2上的增益。
值得注意的是，可以在路径G2上主动增强中频(参见图7)。这是之前通过进一步衰减输入信号的附加无源中频增强电路所获得的图5所示拓扑的一种属性。此处所述的路径G2并没有大幅衰减输入信号，且能够与路径G1的简并网络中提供的中频增强协同工作。这进一步提高了总中频均衡。
图9示出了采用级联的CLTE 500a至500c的示例多级CTLE 900的框图，其中，每个CLTE表示一种如图5所示的CTLE 500的CTLE。每一级所实现的频率增强越高，则用以实现增强规格所级联的级数越少。本发明中所使用的术语“增强”的原意是表示随着频率上升而提高增益。
CTLE 500既能(通过路径G1)提供直流增益恢复，又能(通过路径G2)提高高频。此时，路径G1并不衰减直流。可设置路径G1上的简并电阻器Rd，确保带来正直流增益。因此，CTLE 500可在路径G2带来高频增强的同时，提供直流增益恢复。采用图5所示的CTLE 500所实现的、且为(如上所述)正直流增益配置的增益级进一步减少了级联所需的级数。
现代集成电路设计和加工通常采用电子设计自动化(electronic designautomation，简称EDA)工具进行自动化。可以从例如但不限于以下公司中查找示例工具：新思科技、铿腾以及明导国际。本发明并不需要这些EDA工具的细节。
现请参见图10，图10示出了采用用于生成包括本发明实施例ASIC的(EDA)工具的简化通用ASIC设计流程。在步骤1000中，创建可包括根据本发明原理的CTLE级的ASIC的功能设计。
对于ASIC的数字部分，通常通过在例如但不限于VHDL或Verilog等硬件描述语言(hardware descriptive language，简称HDL)中写寄存器传输级(register transferlevel，简称RTL)代码来创建功能设计。随后，对HDL数据结构进行功能验证(行为仿真)，以确保RTL设计是依据逻辑规范的。或者，可根据原理图捕获程序获取数字逻辑的原理图。
对于ASIC的模拟部分，例如，本发明中的CTLE级，通常通过根据原理图捕获程序获取原理图来创建模拟功能设计。随后，将原理图捕获程序的输出转换为(合成为)栅极/晶体管级网表数据结构。
在步骤1002中，采用以集成电路为重点的仿真程序(simulation program withintegrated circuits emphasis，简称SPICE)来仿真数据结构。在步骤1004中，对于步骤1002中的数据结构，采用其几何表示法对其进行实例化，并生成ASIC的物理布局。
物理布局中的第一步通常为所谓的“布图规划”，其中，分配集成电路芯片上的总区域，并定义输入/输出(input/output，简称I/O)管脚。基于设计约束(例如，迹线长度和时序等)，将硬核(例如，阵列和模拟块等)置于总区域内。进行时钟布线(通常称为时钟树)，并对栅极/模拟块之间的连接进行路由。当所有元件布置完毕时，进行全局详细路由，从而将所有元件连接在一起。优选地，进行后布线优化，从而改善性能(时序收敛)、噪声(信号完整性)以及产出。如果可能的话，在保持遵循选择的受控或外部半导体制造工厂所设定的设计规则的同时，修改布局，从而更高效地生成芯片。这类修改可以包括增加附加过孔或仿真金属/扩散/有机层。
在步骤1006中，验证物理设计。进行设计规则检查(design rule checking，简称DRC)，以确定ASIC的物理布局是否满足一系列推荐参数，例如，工厂的设计规则。这些设计规则是由工厂所提供的针对特定半导体加工工艺的一系列参数。这些设计规则规定了某些几何和连接性约束，以保证有足够余量来解释半导体加工工艺中的可变性，从而保证ASIC正常工作。优选地，进行版图原理图对比(layout versus schematic，简称LVS)检查，以验证物理布局对应于设计的原始原理图或电路图。随后，可以进行完全仿真，以确保布局阶段合理完成。
在步骤1006中验证布局之后，对通常采用GDSII数据结构形式的掩模生成设计数据进行“投片”，用于为步骤1008中的光掩模做准备。通过来自电路设计者的通信介质(例如，存储设备或通过网络)将GDSII数据结构传递给光掩模供应商/生产商或者直接传递给半导体工厂。
在步骤1010中，创建光掩模，并用于根据本发明原理加工ASIC。
此处所述的一些技术可通过存储在一个或多个计算机可读存储介质中的软件实现，并在计算机中执行。所选的技术可在单个计算机上或与其他一个或多个计算机联网的计算机上执行。为清楚起见，只描述了所公开的技术相关的工具或计算机等方面。省略了本领域熟知的产品细节。
图11示出了用以实践图10设计流程的计算设备1101的示例。如图11所所示，计算设备1101包括具有处理单元1105和系统存储器1107的计算单元1103。处理单元1105可以是任意类型的用于执行软件指令的可编程电子设备，但传统上是微处理器。系统存储器1107可以包括只读存储器(read-only memory，简称ROM)1109和随机存取存储器(randomaccess memory，简称RAM)1111。本领域普通技术人员可理解，只读存储器1109和随机存取存储器1111均可以存储供处理单元1105执行的软件指令。
处理单元1105和系统存储器1107通过总线1113或交替的通信结构直接或间接连接至一个或多个外部设备。例如，处理单元1105或系统存储器1107可以直接或间接连接至一个或多个附加存储器设备1115。存储器设备1115可以包括，例如，“硬”磁盘驱动器、固态磁盘驱动器、光盘驱动器和可移动磁盘驱动器。处理单元1105和系统存储器1107也可以直接或间接连接至一个或多个输入设备1117和一个或多个输出设备1119。输入设备1117可以包括，例如，键盘、定点设备(例如，鼠标、触控板、触笔、轨迹球或操纵杆)、扫描仪、摄像头和麦克风。输出设备1119可以包括，例如，显示设备、打印机和扬声器。结合计算设备1101的各种示例，可以将外部设备1115至1119中的一个或多个设置在计算单元1103的内部。或者，可以将外部设备1115至1119中的一个或多个设置在计算单元1103的外部，并通过通用串行总线(Universal Serial Bus，简称USB)连接或数字视频接口(digital visual interface，简称DVI)连接方式连接至总线1113。
根据一些实现，计算单元1103也可以直接或间接连接至一个或多个网络接口卡(network interfaces cards，简称NIC)1121，以和组成网络的其他设备进行通信。根据传输控制协议(transmission control protocol，简称TCP)和互联网协议(Internetprotocol，简称IP)等一个或多个通信协议，网络接口卡1121将来自计算单元1103的数据和控制信号转化为网络消息。并且，网络接口卡1121可以使用任何合适的连接代理(或代理的组合)连接到网络，包括例如无线收发器、调制解调器或以太网连接方式。
应该理解的是，计算设备1101仅仅为示例性说明，没有进行限制。可以采用一个或多个计算设备实现各个实施例，该一个或多个计算设备包括图11所示的计算设备1101的部件或包括具有图11未示出的部件的替代组合。例如，可以采用多处理器计算机、多个设置在网络中的单和/或多处理器计算机，或二者的组合实现各个实施例。
尽管上文是在特定组合中描述特征和元件，但是每个特征或元件可以在没有其他特征和元件的情况下单独使用，或在有或没有其他特征和元件的情况下以各种组合形式使用。计算机可读存储介质的例子包括只读存储器(read only memory，简称ROM)、随机存取存储器(random access memory，简称RAM)、寄存器、超速缓存内存、半导体存储器设备、如内置硬盘和可移动磁盘等磁性介质、磁光介质、如CD-ROM光盘等光介质和数字多用光盘(digital versatile disk，简称DVD)。
虽然本发明就某些实施例和一般相关方法方面进行了描述，但是对本领域技术人员而言，对实施例和方法的各种更改和变更将是显而易见的。因此，示例实施例的上述描述不限定或约束本发明。正如以下权利要求定义，其它修改、替代以及变更也是可能的，而不偏离本发明的精神和范围。
Claims (12)
1.一种连续时间线性均衡器(continuous time linear equalizer，简称CTLE)，其特征在于，包括：
跨导纳放大器级，具有第一和第二增益路径，且用于输入第一信号和输出第二信号，其中，所述第一增益路径用于向所述第一信号提供直流增益恢复和第一高频增益，所述第二增益路径用于向所述第一信号提供第二高频增益，所述第二信号是由所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成的；
转移阻抗放大器级，用于输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
2.根据权利要求1所述的CTLE，其特征在于，所述第二增益路径包括设置在所述第一信号的输入端和所述跨导纳放大器级第一晶体管的栅极之间的第一电容器，以及设置在所述第一信号的输入端和所述跨导纳放大器级第二晶体管的栅极之间的第二电容器。
3.根据权利要求2所述的CTLE，其特征在于，所述第二增益路径还包括耦合在所述第一和第二晶体管栅极之间的第一和第二电阻器，其中，所述第一和第二电阻器还耦合至所述跨导纳放大器级内运算跨导放大器的输出端。
4.根据权利要求3所述的CTLE，其特征在于，所述第一和第二电容器以及所述第一和第二电阻器用于被编程用于调整所述第二增益路径所提供的第二高频增益。
5.一种方法，其特征在于，包括：
在连续时间线性均衡器(continuous time linear equalizer，简称CTLE)中的跨导纳放大器级输入第一信号，其中，所述跨导纳放大器级具有第一和第二增益路径；
向所述第一增益路径上的第一信号施加直流增益恢复和第一高频增益；
向所述第二增益路径上的第一信号施加第二高频增益；
所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成第二信号，并输出所述第二信号；
在转移阻抗放大器级上输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
6.根据权利要求5所述的方法，其特征在于，所述第二增益路径包括设置在所述第一信号的输入端和所述跨导纳放大器级第一晶体管的栅极之间的第一电容器，以及设置在所述第一信号的输入端和所述跨导纳放大器级第二晶体管的栅极之间的第二电容器。
7.根据权利要求6所述的方法，其特征在于，所述第二增益路径还包括耦合在所述第一和第二晶体管栅极之间的第一和第二电阻器，其中，所述第一和第二电阻器还耦合至所述跨导纳放大器级内运算跨导放大器的输出端。
8.根据权利要求7所述的方法，其特征在于，还包括：
调整所述第一电容器、所述第二电容器、所述第一电阻器和所述第二电阻器中的至少一个的设置，以调整所述第二增益路径所提供的第二高频增益。
9.一种系统，其特征在于，包括：
第一接口线路板和第二接口线路板，耦合至背板，其中，所述第一接口线路板和第二接口线路板中的至少一个包括连续时间线性均衡器(continuous time linear equalizer，简称CTLE)，所述CTLE包括：
跨导纳放大器级，具有第一和第二增益路径，且用于输入第一信号和输出第二信号，其中，所述第一增益路径用于向所述第一信号提供直流增益恢复和第一高频增益，所述第二增益路径用于向所述第一信号提供第二高频增益，所述第二信号是由所述跨导纳放大器级基于所述第一信号的增益恢复和所述第一信号的高频增益而生成的；
转移阻抗放大器级，用于输入来自所述跨导纳放大器级的第二信号，并将所述第二信号转化为输出电压信号。
10.根据权利要求9所述的系统，其特征在于，所述第二增益路径包括设置在所述第一信号的输入端和所述跨导纳放大器级第一晶体管的栅极之间的第一电容器，以及设置在所述第一信号的输入端和所述跨导纳放大器级第二晶体管的栅极之间的第二电容器。
11.根据权利要求10所述的方法，其特征在于，所述第二增益路径还包括耦合在所述第一和第二晶体管栅极之间的第一和第二电阻器，其中，所述第一和第二电阻器还耦合至所述跨导纳放大器级内运算跨导放大器的输出端。
12.根据权利要求11所述的系统，其特征在于，所述第一和第二电容器以及所述第一和第二电阻器用于被编程用于调整所述第二增益路径所提供的第二高频增益。
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