KR100680690B1 - 메모리 버스 종단 - Google Patents

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KR100680690B1
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존 줌커
제임스 챈들러
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인텔 코오퍼레이션
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Abstract

메모리 버스 라인을 종단시키기 위한 방법, 장치, 머신판독가능 매체가 설명되어 있다. 일부 실시예에서, 메모리 버스 라인은 메모리 기입 도중에 메모리 버스 라인을 구동하기 위해 사용되는 출력 버퍼의 하나 이상의 트랜지스터로 종단된다.
메모리, 메모리 버스 라인, 출력 버퍼, 트랜지스터, 처리기, 메모리 제어기, 종단 저항

Description

메모리 버스 종단{MEMORY BUS TERMINATION}
시스템 메모리와 메모리 제어기 사이의 데이터 전송율은 계속 증가하고 있다. 이러한 보다 높은 전송율에서 신호 완전성(signal integrity)을 개선하기 위해서, 메모리 장치 및 메모리 제어기는 메모리 버스 라인 상의 신호 반사를 감소시키기 위해 메모리 버스 라인의 임피던스를 매칭시키는 종단 저항(terminating resistor)을 포함한다. 종래의 메모리 제어기는 메모리 버스 라인의 판독 및/또는 유휴 상태 동안 메모리 버스 라인에 결합되는 별도의 종단 저항을 포함한다. 또한, 이러한 메모리 제어기는 처리, 전압 및 온도에 대해 일정한 저항을 유지하기 위한 추가적인 로직을 포함한다. 이 메모리 제어기는 메모리 기입 동안 메모리 버스 라인으로부터 종단 저항의 접속을 끊기 위한 회로를 더 포함한다. 메모리 버스 라인 종단과 관련된 추가적인 종단 저항, 로직 및 회로는 추가적인 다이 영역(die area)을 차지한다.
본 명서서에 기술된 발명은 첨부된 도면에 있어서 예시적인 목적으로 설명된 것일뿐, 제한의 목적이 아니다. 설명의 단순함 및 명료성을 위하여, 도면에 도시된 요소들은 반드시 비례하여 도시된 것은 아니다. 예컨대, 명료성을 위하여 일부 요소들의 크기는 다른 요소들에 비하여 과장될 수 있다. 또한, 적절한 것으로 간 주되는 경우에는, 대응되거나 유사한 요소들을 나타내기 위하여 도면 전체에 걸쳐 참조 부호들을 반복하여 사용하였다.
도 1은 컴퓨팅 장치의 실시예를 도시하는 도면.
도 2는 도 1의 컴퓨팅 장치의 메모리 제어기의 실시예를 도시하는 도면.
도 3은 도 2의 메모리 제어기의 메모리 입출력 버퍼의 실시예를 도시하는 도면.
도 4는 도 2 및 도 3에 도시된 메모리 제어기의 실시예의 동작을 도시하는 도면.
이하 설명은 메모리 버스 라인을 종단시키기 위한 기술을 설명한다. 이하 설명에서, 로직 구현, 연산부호(opcodes), 연산수(operand)를 규정하는 수단, 자원/분할/공유/복제 구현, 시스템 구성요소의 타입 및 상관관계, 로직 분할/통합 선택과 같은 다수의 구체적인 상세한 설명이 본 발명의 보다 완벽한 이해를 위해 기술되었다. 그러나, 당업자는 본 발명이 이러한 구체적인 상세한 설명없이 실시될 수 있다는 것을 알 것이다. 다른 예에서, 본 발명을 모호하게 하지 않도록하기 위해서 제어 구조, 게이트 레벨 회로 및 완전한 소프트웨어 명령 시퀀스는 상세하게 도시되지 않았다. 당업자는 상세한 설명을 읽음으로써 과도한 실험을 하지 않고도 적절한 기능을 구현할 수 있을 것이다.
본 명세서에서 '일 실시예', '실시예', '예시적인 실시예' 등의 용어는 설명된 실시예가 특정 특징, 구조 또는 특성을 포함하지만 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하는 것은 아님을 나타낸다. 또한, 이러한 표현이 반드시 동일한 실시예를 나타내는 것도 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 연계하여 설명되는 경우에, 이러한 특징, 구조 또는 특성이 명시적으로 설명되는지 여부와 상관없이 다른 실시예와 연계하여 효과를 볼 수 있다는 것을 당업자가 쉽게 알수 있을 것이다.
본 발명의 실시예는 하드웨어, 펌웨어, 소프트웨어 또는 그들의 임의의 조합으로 구현될 수 있다. 또한, 본 발명의 실시예는 머신판독가능 매체(machine-readable medium) 상에 저장된 명령으로도 구현될 수 있는데, 이는 하나 이상의 처리기에 의해 판독 및 실행될 수 있다. 머신판독가능 매체는 머신(예를 들면, 컴퓨팅 장치)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메카니즘을 포함할 수 있다. 예를 들면, 머신판독가능 매체는 판독전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 장치, 전기, 광학, 음향 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등) 등을 포함할 수 있다.
컴퓨팅 장치(100)의 예시적인 실시예가 도 1에 도시되어 있다. 컴퓨팅 장치(100)는 처리기 버스(106)를 통해 칩셋(104)에 결합된 하나 이상의 처리기(102)를 포함할 수 있다. 칩셋(104)은 처리기(102)를 시스템 메모리(108) 및 다른 장치(110)(예를 들면, 마우스, 키보드, 비디오 제어기, 하드디스크, 플로피 디스크, 펌웨어 등)에 결합하기 위한 하나 이상의 집적 회로 패키지 또는 칩을 포함할 수 있다. 칩셋(104)은 처리기 버스(106)를 액세스하기 위한 처리기 버스 인터페이스 (112), 시스템 메모리(108)를 액세스하기 위한 메모리 제어기(114), 및 장치(110)를 액세스하기 위한 하나 이상의 장치 인터페이스(116)를 포함할 수 있다. 다른 실시예에서, 처리기(102)는 메모리 제어기(114)의 전부 또는 일부를 포함할 수 있다. 처리기 버스 인터페이스(112)는 처리기(102)에 의해 발행된 처리기 버스 트랜잭션을 디코딩할 수 있고, 메모리 제어기(114) 및/또는 장치 인터페이스(116)를 대신하여 처리기 버스 트랜잭션을 발생시킬 수 있다. 장치 인터페이스(116)는 PCI(peripheral component interconnect) 버스, AGP(accelerated graphics port) 버스, USB(universal serial bus) 버스, LPC(low pin count) 버스 및/또는 기타 입출력 버스와 같은 장치 버스(118)를 통해 칩셋(104)에 결합된 장치(110)와 통신하기 위한 인터페이스를 제공한다.
메모리 제어기(114)는 메모리 버스(124)의 메모리 버스 라인(122)을 통해 시스템 메모리(108)와 데이터를 송수신하기 위한 하나 이상의 메모리 입/출력 버퍼(120)를 포함할 수 있다. 시스템 메모리(108)는, 예를 들면, 플래시 메모리, SRAM, DRAM, 더블 데이터 레이트 메모리(DDR), RAMBUS 메모리와 같은 다양한 휘발성 및 비휘발성 메모리 기술을 이용하여 구현될 수 있다. 메모리 제어기(114)는 메모리 입출력 버퍼(120)를 통해 시스템 메모리(108)로 전송될 데이터를 저장하기 위한 기입 래치(126), 및 메모리 입출력 버퍼(120)를 통해 시스템 메모리(108)로부터 수신된 데이터를 저장하기 위한 판독 래치(128)를 더 포함할 수 있다. 메모리 제어기(114)는 래치(126 및 128)와 처리기 버스 인터페이스(112) 사이의 데이터 전송을 제어하기 위한 제어 로직(130)을 더 포함할 수 있다. 제어 로직(130)은 메모 리 입출력 버퍼(120)를 더 캘리브레이션할 수 있고, 메모리 입출력 버퍼(120)를 통해 래치(126 및 128)와 시스템 메모리(108) 사이의 전송을 제어할 수 있다.
도 2를 참조하면, 메모리 제어기(114)의 실시예가 도시되어 있다. 도시된 바와 같이, 메모리 제어기(114)의 메모리 입출력 버퍼(120)는 수신기(202)를 포함하는 입력 버퍼(200) 및 출력 버퍼(204)를 포함한다. 출력 버퍼(204) 및 수신기(202)는, 예를 들면, 시스템 메모리(108)와 데이터를 전송하기 위한 메모리 버스 라인 패드, 콘택트 또는 핀과 같은 메모리 버스 라인 터미널(206)에 결합되어 있다. 일 실시예의 입력 버퍼(200)는 메모리 판독 및/또는 유휴 상태 동안 터미널(206)을 종단시키기 위해 출력 버퍼(204)를 사용하여, 수신기(202)가 터미널(206)로부터 데이터 신호를 정확하게 수신하고 수신된 데이터를 판독 래치(128)에 제공할 수 있도록 한다.
일 실시예에서, 출력 버퍼(204)는 고전압원(VHIGH)(예컨대, 1.5볼트)와 터미널(206) 사이에 결합된 프로그램가능 풀업 임피던스 장치(programmable pull-up impedance device; 208)를 포함한다. 출력 버퍼(204)는 터미널(206)과 저전압원(예컨대, 접지) 사이에 결합된 프로그램가능 풀다운 임피던스 장치(programmable pull-down impedance device; 210)를 더 포함한다. 풀업 장치(208)는 풀업 제어 신호를 수신하기 위한 임피던스 제어 입력(PUIMP)를 포함하고, 풀다운 장치(210)는 풀다운 제어 신호를 수신하기 위한 임피던스 제어 입력(PDIMP)을 포함한다. 일 실시예에서, 임피던스 제어 입력(PUIMP 및 PDIMP) 각각은 다중 비트 제어 신호를 수신하기 위한 다중 입력 라인을 포함한다. 다른 실시예에서, 임피던스 제어 입력 (PUIMP 및 PDIMP) 각각은 단지 두 상태만을 갖는 제어 신호를 수신하기 위한 단일 입력 라인을 포함한다. 또 다른 실시예에서, 임피던스 제어 입력(PUIMP 및 PDIMP) 각각은 인코딩되거나 직렬로 전송된 제어 신호를 수신하기 위한 단일 입력 라인을 포함한다.
풀업 장치(208)는 풀업 제어 신호에 의해 비활성화되는 것에 응답하여 터미널(206)로부터 고전압원(VHIGH)의 접속을 끊기 위한 것이다. 일 실시예에서, 풀업 장치(208)는 고전압원(VHIGH)과 터미널(206) 사이에 매우 높은 임피던스를 설정하여 터미널(206)로부터 고전압원(VHIGH)의 접속을 끊는다. 또한, 풀업 장치(208)는 풀업 제어 신호에 의해 활성화되는 것에 응답하여 터미널(206)을 고전압원(VHIGH)으로 끌어올리기 위한 것이다. 일 실시예에서, 풀업 장치(208)는 고전압원(VHIGH)과 터미널(206) 사이에 풀업 제어 신호에 의해 제어되는 크기를 갖는 풀업 임피던스를 설정하여 터미널(206)을 고전압원(VHIGH)으로 끌어올린다.
마찬가지로, 풀다운 장치(210)는 풀다운 제어 신호에 의해 비활성화되는 것에 응답하여 터미널(206)로부터 저전압원(VLOW)의 접속을 끊기 위한 것이다. 일 실시예에서, 풀다운 장치(210)는 저전압원(VLOW)과 터미널(206) 사이에 매우 높은 임피던스를 설정하여 터미널(206)로부터 저전압원(VLOW)의 접속을 끊는다. 또한, 풀다운 장치(210)는 풀다운 제어 신호에 의해 활성화되는 것에 응답하여 터미널(206)을 저전압원(VLOW)으로 끌어내리기 위한 것이다. 일 실시예에서, 풀다운 장치(210)는 저전압원(VLOW)과 터미널(206) 사이에 풀다운 제어 신호에 의해 제어되는 크기를 갖는 풀다운 임피던스를 설정하여 터미널(206)을 저전압원(VLOW)으로 끌 어내린다.
메모리 제어기(114)는 풀업 및 풀다운 장치(208 및 210)의 임피던스를 제어하기 위한 임피던스 제어 로직(212)을 더 포함한다. 일 실시예에서, 임피던스 제어 로직(212)은 시스템 메모리(108)에 기입될 데이터를 표시하는 데이터 신호를 수신하기 위한 데이터 입력(D)과, 메모리 입출력 버퍼(120)를 메모리 기입 또는 메모리 판독하도록 구성할지를 나타내는 기입 신호 또는 판독 신호를 수신하기 위한 기입 입력(W/RI)을 포함한다. 임피던스 제어 로직(212)은 메모리 기입 동안 풀업 및 풀다운 장치(208 및 210)의 프로그램가능 임피던스를 나타내는 기입 제어 신호를 수신하기 위한 기입 임피던스 입력(WIMP)을 더 포함할 수 있다. 또한, 임피던스 제어 로직(212)은 메모리 판독 또는 유휴 상태 동안 풀업 및 풀다운 장치(208 및 210)의 프로그램가능 임피던스를 나타내는 판독 제어 신호를 수신하기 위한 판독 임피던스 입력(RIMP)도 포함할 수 있다.
임피던스 제어 로직(212)은 풀업 장치(208)의 임피던스 제어 입력(PUIMP)에 결합된 풀업 제어 출력(PUCTL)을 더 포함할 수 있다. 일 실시예에서, 임피던스 제어 로직(212)은 데이터 입력(D), 기입 입력(W/RI), 기입 임피던스 입력(WIMP), 판독 임피던스 입력(RIMP)에 의해 수신된 데이터 신호, 기입 신호, 기입 제어 신호, 판독 제어 신호에 의존하는 풀업 제어 신호를 풀업 제어 출력(PUCTL) 상에 발생시킨다. 또한, 임피던스 제어 로직(212)은 풀다운 장치(210)의 임피던스 제어 입력(PDIMP)에 결합된 풀다운 제어 출력(PDCTL)을 더 포함할 수 있다. 일 실시예에서, 임피던스 제어 로직(212)은 데이터 입력(D), 기입 입력(W/RI), 기입 임피던스 입력 (WIMP), 판독 임피던스 입력(RIMP)에 의해 수신된 데이터 신호, 기입 신호, 기입 제어 신호, 판독 제어 신호에 의존하는 풀다운 제어 신호를 풀다운 제어 출력(PDCTL) 상에 발생시킨다.
메모리 제어기(114)의 제어 로직(130)은, 임피던스 제어 로직(212)으로 그 판독 제어 출력(RCTL) 및 그 기입 제어 출력(WCTL)을 통해 판독 제어 신호 및 기입 제어 신호를 제공하기 위한 임피던스 캘리브레이션부(214)를 포함할 수 있다. 임피던스 캘리브레이션부(214)는, 그로부터 임피던스 캘리브레이션부(214)가 판독 제어 신호 및 기입 제어 신호를 조절할 수 있는, 하나 이상의 환경 파라미터를 수신하기 위한 하나 이상의 환경 입력(EIN)을 포함할 수 있다. 임피던스 캘리브레이션부(214)는 환경 입력(EIN)의 환경 신호에 기초하여 판독 제어 신호 및 기입 제어 신호를 조절하기 위해서 다양한 기술을 사용할 수 있다. 예를 들면, 일 실시예에서, 임피던스 캘리브레이션부(214)는 온도 신호, 전압 신호, 및/또는 센서, 구성 레지스터, 또는 다른 장치로부터의 실리콘 처리 신호를 수신할 수 있고, 수신된 신호에 기초하여 판독 및 기입 제어 신호를 조절할 수 있다.
다른 실시예에서, 임피던스 캘리브레이션부(214)는 환경 입력(EIN)에 결합된 캘리브레이션 레지스터(RCOMP) 및 기준 전압(VREF)의 결과로서 신호를 수신할 수 있다. 임피던스 캘리브레이션부(214)는 캘리브레이션 레지스터(RCOMP)와 기준 전압(VREF)에 대한 미리 정해진 관계가 얻어질 때까지 임피던스 캘리브레이션부(214)의 트랜지스터 상에서 선택적으로 스위칭하여 풀업 캘리브레이션 값 및 풀다운 캘리브레이션 값을 얻을 수 있다. 풀업 캘리브레이션 값 및 풀다운 캘리브레이션 값 을 캘리브레이션 레지스터(RCOMP) 및 기준 전압(VSWING)의 유효저항에 기초하여 얻는 임피던스 캘리브레이션부(214)의 구현예를 위해서는 1999년 12월 23일에 출원된 미국특허 제6,347,850호 "프로그램가능 버퍼 회로(Programmable Buffer Circuit)"를 참조하면 된다. 그러나, 처리, 전압, 및/또는 온도 변화를 보상하기 위해 다른 공지된 캘리브레이션 기술이 사용될 수 있음을 인식해야 한다.
임피던스 캘리브레이션부(214)는, 그로부터 임피던스 캘리브레이션부(214)가 기입 제어 신호 및 판독 제어 신호를 생성할 수 있는, 제어 값의 캘리브레이션 표(216)를 더 포함할 수 있다. 임피던스 캘리브레이션부(214)는 처리, 전압, 및/또는 온도 변화를 고려하는 제어값을 수신하기 위해서, 환경 입력(EIN)의 파라미터 신호로부터 유도된 인덱스 값이 있는 캘리브레이션 표(216)를 인덱싱할 수 있다. 일 실시예에서, 캘리브레이션 표(216)는 캘리브레이션 레지스터(RCOMP) 및 기준 전압(VREF)으로부터 유도된 풀업 캘리브레이션 값으로 인덱싱된 기입 풀업 값 및 판독 풀업 값을 포함한다. 또한, 캘리브레이션 표(216)는 캘리브레이션 레지스터(RCOMP) 및 기준 전압(VREF)로부터 유도된 풀다운 캘리브레이션 값으로 인덱싱된 기입 풀다운 값 및 판독 풀다운 값을 포함한다. 제어 값은 처리, 전압, 및/또는 온도 변화를 고려하는 다른 값으로 인덱싱될 수 있음을 인식해야 한다.
도시된 바와 같이, 메모리 제어기(114)는 단일 메모리 입출력 버퍼(120)를 포함한다. 그러나, 다른 실시예에서, 메모리 제어기(114)는 각각의 메모리 버스 라인(122) 또는 메모리 버스 라인(122)의 그룹에 대해 별개의 메모리 입출력 버퍼(120)를 포함할 수 있다. 또한, 메모리 제어기(114)는 각 메모리 입출력 버퍼 (120)에 대한 별개의 임피던스 제어 로직(212) 및/또는 별개의 임피던스 캘리브레이션부(214)를 포함할 수 있다. 이러한 실시예들에 의하면 메모리 입출력 버퍼(120)의 임피던스를 개별적으로 프로그램하는 것이 가능하다.
도 3에서, 임피던스 제어 로직(212) 및 출력 버퍼(204)의 실시예가 도시되어 있다. 도시된 바와 같이, 출력 버퍼(204)는 고전압원(VHIGH)과 터미널(206) 사이에 병렬로 배치된 p-채널 MOSFET(300)의 세트와 저전압원(VLOW)과 터미널(206) 사이에 병렬로 배치된 n-채널 MOSFET(302)의 세트를 포함할 수 있다. 풀업 장치(208)가 활성화될 때 켜지는 p-채널 MOSFET(300)의 수 및 값은 고전압원(VHIGH)과 터미널(206) 사이에 설정된 임피던스를 결정한다. 마찬가지로, 풀다운 장치(210)가 활성화될 때 켜지는 MOSFET의 수 및 값은 저전압원(VLOW)과 터미널(206) 사이에 설정된 임피던스를 결정한다. 일 실시예에서, MOSFET(300 및 302)은 넓은 범위의 임피던스 프로그래밍(예, 25 내지 500옴 사이)을 허용하도록 이진 프로그레션(binary progression)으로 크기가 정해지고, 상당히 작은 세분성(granularity)(예, 약 1.5옴)를 얻을 수 있는 충분한 수를 갖는다. 도시된 것처럼, 출력 버퍼(204)의 풀업 장치(208)는 4개의 p-채널 MOSFET(300)을 포함하고, 풀다운 장치(210)는 4개의 n-채널 MOSFET(302)을 포함한다. 그러나, 다른 실시예에서 풀업 장치(208) 및 풀다운 장치(210)는 다른 수의 스위칭 장치(예, MOSFET, JFET 등)를 포함할 수 있다. 또한, 다른 실시예에서, 풀업 장치(208)는 풀다운 장치(210)보다 적거나 많은 스위칭 장치를 포함할 수 있다.
도시된 바와 같이, 임피던스 제어 로직(212)은 풀업 다중화기(304) 및 풀다 운 다중화기(306)를 포함한다. 풀업 다중화기(304)는 AND 게이트(308 및 310) 및 NOR 게이트(312)를 포함하고, 풀다운 다중화기(306)는 AND 게이트(314 및 316) 및 OR 게이트(318)를 포함한다. 그러나, 다른 실시예는 임피던스 제어 로직(212)을 다르게 구현할 수 있다는 점을 인식해야 한다. 풀업 다중화기(304)는 영 개 이상의 p-채널 MOSFET(300)을 선택적으로 턴온시키는 풀업 제어 신호, 및 영 개 이상의 n-채널 MOSFET(302)을 선택적으로 턴온시키는 풀다운 제어 신호를 발생시킨다. 일 실시예에서, 풀업 다중화기(304)는 데이터 입력(D)의 데이터 신호, 기입 입력(W/RI)의 기입 신호, 기입 임피던스 입력(WIMP) 상에 수신된 기입 제어 신호의 풀업 부분(WPU[0:3]) 및 판독 임피던스 입력(RIMP) 상에 수신된 판독 제어 신호의 풀업 부분(RPU[0:3])에 기초하여 풀업 제어 신호를 발생시킨다. 마찬가지로, 풀다운 다중화기(306)는 데이터 입력(D)의 데이터 신호, 기입 입력(W/RI)의 기입 신호, 기입 임피던스 입력(WIMP) 상에 수신된 기입 제어 신호의 풀다운 부분(WPD[0:3]) 및 판독 임피던스 입력(RIMP) 상에 수신된 판독 제어 신호의 풀다운 부분(RPD[0:3])에 기초하여 풀다운 제어 신호를 발생시킨다.
일 실시예에서, 임피던스 제어 로직(212) 및 메모리 입출력 버퍼(120)는 HIGH상태인 기입 입력(W/RI)의 값에 응답하여 기입 모드로 동작한다. 예측할 수 있는 바와 같이, 데이터 입력(D)의 값이 LOW이고 기입 입력(W/RI)의 값이 HIGH일 때, 각 AND 게이트(308, 310)의 출력은 LOW가 되어 각 NOR 게이트(312)의 출력이 HIGH가 되게 한다. NOR 게이트(312)의 출력이 HIGH가 된 결과로서, 각 p-채널 MOSFET(300)은 꺼지고 풀업 장치(208)는 비활성화된다. 또한, 데이터 입력(D)의 값이 LOW이고 기입 입력(W/RI)의 값이 HIGH일 때, 각 AND 게이트(314)의 출력 및 그에 따른 각 OR 게이트(318)의 출력은 기입 풀다운 부분(WPD[0:3])의 해당 비트의 상태에 따른다. 구체적으로, 기입 풀다운 부분(WPD[0:3])의 한 비트가 HIGH이면, OR 게이트(318)의 해당 출력은 HIGH가 되어 해당 n-채널 MOSFET(302)을 턴온시켜 풀다운 장치(210)를 활성화시킨다. 역으로, 기입 풀다운 부분(WPD[0:3])의 한 비트가 LOW이면, OR 게이트(318)의 해당 출력은 LOW가 되어 해당 n-채널 MOSFET(302)을 턴오프시킨다.
마찬가지로, 데이터 입력(D)의 값이 HIGH이고 기입 입력(W/RI)의 값이 HIGH이면, 각 AND 게이트(314 및 316)의 출력은 LOW가 되어 각 OR 게이트(318)의 출력이 LOW가 되게 한다. OR 게이트(318)의 출력이 LOW가 된 결과로서, 각 n-채널 MOSFET(300)은 턴오프되고 풀다운 장치(210)는 비활성화된다. 또한, 데이터 입력(D)의 값이 HIGH이고 기입 입력의 값이 HIGH일 때, 각 AND 게이트(308)의 출력 및 그에 따른 각 NOR 게이트(312)의 출력은 기입 풀업 부분(WPU[0:3])의 해당 비트의 상태에 따른다. 구체적으로, 기입 풀업 부분(WPU[0:3])의 한 비트가 HIGH이면, NOR 게이트(318)의 해당 출력은 LOW가 되어 해당 p-채널 MOSFET(300)을 턴온시켜 풀업 장치(208)를 활성화시킨다. 반대로, 기입 풀업 부분(WPU[0:3])의 한 비트가 LOW이면, NOR 게이트(312)의 해당 출력은 HIGH가 되어 해당 p-채널 MOSFET(300)을 턴오프 시킨다.
일 실시예에서, 임피던스 제어 로직(212) 및 메모리 입출력 버퍼(120)는 LOW 인 기입 입력(W/RI)의 값에 응답하여 판독 모드 및/또는 유휴 모드로 동작한다. 예측할 수 있는 바와 같이, 기입 입력(W/RI)의 값이 데이터 입력(D)의 값에 상관없이 LOW일 때, 각 AND 게이트(310)의 출력 및 이에 따른 각 NOR 게이트(312)의 출력은 판독 풀업 부분(RPU[0:3])의 해당 비트의 상태에 따른다. 구체적으로, 판독 풀업 부분(RPU[0:3])의 한 비트가 HIGH이면, NOR 게이트(312)의 해당 출력은 LOW가 되어, 해당 p-채널 MOSFET(300)을 턴온시켜 풀업 장치(208)를 활성화시킨다. 반대로, 판독 풀업 부분(RPU[0:3])의 한 비트가 LOW이면, NOR 게이트(312)의 해당 출력은 HIGH가 되어, 해당 p-채널 MOSFET(300)을 턴오프 시킨다.
마찬가지로, 기입 입력(W/RI)의 값이 데이터 입력(D)의 값에 상관없이 LOW일 때, 각 AND 게이트(316)의 출력 및 이에 따른 각 OR 게이트(318)의 출력은 판독 풀다운 부분(RPD[0:3])의 해당 비트의 상태에 의존한다. 구체적으로, 판독 풀다운 부분(RPD[0:3])의 한 비트가 HIGH이면, OR 게이트(318)의 해당 출력은 HIGH가 되어, 해당 n-채널 MOSFET(302)을 턴온시켜 풀다운 장치(210)를 활성화시킨다. 반대로, 판독 풀다운 부분(RPD[0:3])의 한 비트가 LOW이면, OR 게이트(318)의 해당 출력은 LOW가 되어 해당 n-채널 MOSFET(302)을 턴오프 시킨다.
이제 도 4를 참조하여, 메모리 제어기(114)의 실시예의 동작을 설명한다. 블럭(400)에서, 임피던스 캘리브레이션부(214)는 처리, 전압, 및/또는 온도 변화를 고려하기 위해서 기입 제어 신호 및 판독 제어 신호를 조절한다. 일 실시예에서, 기입 제어 신호는 메모리 기입 동안 풀업 장치(208) 및 풀다운 장치(210)의 임피던스를 각기 제어하기 위한 기입 풀업 부분(WPU[0:3]) 및 기입 풀다운 부분(WPD[0:3])을 포함한다. 마찬가지로, 일 실시예에서, 판독 제어 신호는 메모리 판 독 및/또는 유휴상태 동안 풀업 장치(208) 및 풀다운 장치(210)의 임피던스를 각기 제어하기 위한 판독 풀업 부분(RPU[0:3]) 및 판독 풀다운 부분(RPD[0:3])을 포함한다.
블럭(402)에서, 제어 로직(130)은 임피던스 제어 로직(212)의 기입 임피던스 입력(WIMP)에 기입 풀업 부분(WPU[0:3]) 및 기입 풀다운 부분(WPD[0:3])을 포함하는 기입 제어 신호를 제공한다. 마찬가지로, 블럭(404)의 제어 로직(130)은 임피던스 제어 로직(212)의 판독 임피던스 입력(RIMP)에 판독 풀업 부분(RPU[0:3]) 및 판독 풀다운 부분(RPD[0:3])을 포함하는 판독 제어 신호를 제공한다.
블럭(406)에서, 제어 로직(130)은 처리기 버스 인터페이스(112)로부터 수신된 신호 및 메모리 버스(124)의 상태에 기초하여 메모리 기입을 수행할지를 판정한다. 메모리 기입을 수행한다는 판정에 응답하여, 블럭(408)의 제어 로직(130)은 메모리 기입을 나타내기 위한 HIGH 기입 신호를 임피던스 제어 로직(212)의 기입 입력(W/RI)에 제공한다. 반대로, 블럭(410)의 제어 로직(130)은 메모리 기입을 수행하지 않는다는 판정에 응답하여 메모리 판독 및/또는 유휴 상태를 나타내기 위한 LOW 기입 신호를 임피던스 제어 로직(212)의 기입 입력(W/RI)에 제공한다.
블럭(412)의 임피던스 제어 로직(212)은 메모리 버스 라인(122) 상에 데이터 신호를 구동하기 위해서 풀업 장치(208) 또는 풀다운 장치(210)를 활성화시킨다. 일 실시예에서, 임피던스 제어 로직(212)은 HIGH 상태인 그 데이터 입력(D)에 응답하여 기입 임피던스 입력(WIMP)의 기입 풀업 부분(WPU[0:3])에 의해 규정된 임피던스를 갖는 풀업 장치(208)를 활성화시키는 풀업 제어 신호를 출력 버퍼(204)의 임 피던스 제어 입력(PUIMP)에 제공하고, 풀다운 장치(210)를 비활성화시키는 풀다운 제어 신호를 출력 버퍼(204)의 임피던스 제어 입력(PDIMP)에 제공한다. 마찬가지로, 일 실시예에서, 임피던스 제어 로직(212)은 LOW 상태인 데이터 입력(D)에 응답하여 그 기입 임피던스 입력(WIMP)의 기입 풀다운 부분(WPD[0:3])에 의해 규정된 임피던스를 갖는 풀다운 장치(210)를 활성화시키는 풀다운 제어 신호를 출력 버퍼(204)의 임피던스 제어 입력(PDIMP)에 제공하고, 풀업 장치(208)를 비활성화시키는 풀업 제어 신호를 출력 버퍼(204)의 임피던스 제어 입력(PUIMP)에 제공한다.
블럭(414)의 출력 버퍼는 터미널(206)을 통해 메모리 버스 라인(122)에 기초하여 데이터 신호를 구동한다. 일 실시예에서, 출력 버퍼(204)는 활성화된 풀업 장치(208) 및 비활성화된 풀다운 장치(210)에 응답하여 메모리 버스 라인(122) 상에 HIGH 상태인 데이터 신호를 구동하기 위해서 풀업 장치(208)의 프로그램된 임피던스를 통해 메모리 버스 라인(122)을 고전압원(VHIGH)으로 끌어올린다. 마찬가지로, 출력 버퍼(204)는 활성화된 풀다운 장치(210) 및 비활성화된 풀업 장치(208)에 응답하여 메모리 버스 라인(122) 상에 LOW 상태인 데이터 신호를 구동하기 위해서 풀다운 장치(208)의 프로그램된 임피던스를 통해 메모리 버스 라인(122)을 저전압원(VLOW)으로 끌어내린다.
메모리 기입을 수행하지 않는다는 판정에 응답하여, 블럭(416)의 임피던스 제어 로직(212)은 메모리 판독 및/또는 유휴 상태 동안 메모리 버스 라인(122)을 종단시키기 위해 풀업 장치(208) 및 풀다운 장치(210) 모두의 임피던스를 활성화시키고 제어한다. 일 실시예에서, 임피던스 제어 로직(212)은 LOW 상태인 기입 입력 (W/RI)에 응답하여, 판독 임피던스 입력(RIMP)의 판독 풀업 부분(RPU[0:3])에 의해 규정된 임피던스를 갖는 풀업 장치(208)을 활성화시키는 풀업 제어 신호를 출력 버퍼(204)의 임피던스 제어 입력(PUIMP)에 제공한다. 또한, 임피던스 제어 로직(212)은 LOW 상태인 기입 입력(W/RI)에 응답하여, 판독 임피던스 입력(RIMP)의 판독 풀다운 부분(RPD[0:3])에 의해 규정된 임피던스를 갖는 풀다운 장치(210)를 활성화시키는 풀다운 제어 신호를 출력 버퍼(204)의 임피던스 제어 입력(PDIMP)에 제공한다.
블럭(418)의 출력 버퍼(204)는 수신된 풀업 및 풀다운 제어 신호에 기초하여 메모리 버스 라인(122)을 종단시킨다. 일 실시예에서, 출력 버퍼(204)는 메모리 버스 라인(122)을 풀업 장치(208)의 프로그램된 임피던스를 통해 고전압원(VHIGH)으로 끌어올리고, 메모리 버스 라인(122)을 풀다운 장치(210)의 프로그램된 임피던스를 통해 저전압원(VLOW)으로 끌어내린다. 따라서, 풀업 및 풀다운 장치(208 및 210)의 프로그램된 임피던스가 결합하여 메모리 버스 라인(122)을 종단시킨다. 예를 들면, 풀업 장치(208)는 고전압원(VHIGH)과 터미널(206) 사이에 400 옴의 임피던스를 설정할 수 있고, 풀다운 장치(210)는 저전압원(VLOW)과 터미널(206) 사이에 400 옴의 임피던스를 설정할 수 있으므로, 이에 의하여 터미널(206)과 전압원들(VHIGH, VLOW) 사이에 200옴의 판독 종단 임피던스를 설정할 수 있다.
본 발명의 특정한 특징들이 예시적인 실시예를 참조하여 설명되었지만, 이러한 설명은 한정적인 의미로 해석되기 위한 것이 아니다. 본 발명의 다른 실시예는 물론, 당업자에게 명백한 예시적인 실시예의 다양한 변형예는 본 발명의 사상 및 범위 내에 포함되는 것으로 간주된다.

Claims (26)

  1. 메모리 기입에 응답하여 제1 임피던스 장치 또는 제2 임피던스 장치를 통해 메모리 버스 라인을 구동하는 단계와,
    상기 메모리 버스 라인을 구동한 후에 상기 제1 임피던스 장치 및 상기 제2 임피던스 장치를 가지고 상기 메모리 버스 라인을 종단시키는 단계
    를 포함하며,
    상기 제1 임피던스 장치와 상기 제2 임피던스 장치는 출력 버퍼에 포함되는 방법.
  2. 제1항에 있어서, 상기 종단시키는 단계는 메모리 판독 동안 발생하는 방법.
  3. 메모리 기입에 응답하여 제1 임피던스 장치 또는 제2 임피던스 장치를 통해 메모리 버스 라인을 구동하는 단계와,
    상기 메모리 버스 라인을 구동한 후에 상기 제1 임피던스 장치 및 상기 제2 임피던스 장치를 갖는 상기 메모리 버스 라인을 종단시키는 단계
    를 포함하며,
    상기 종단시키는 단계는 상기 메모리 버스 라인의 유휴 상태 동안 발생하는 방법.
  4. 제1항에 있어서, 상기 구동 단계는
    상기 메모리 버스 라인에 제1 임피던스를 제공하기 위하여 상기 제1 임피던스 장치 또는 상기 제2 임피던스 장치 중의 하나 이상의 스위칭 장치를 선택적으로 턴온(turn on)시키는 단계
    를 포함하는 방법.
  5. 제4항에 있어서, 상기 종단시키는 단계는
    상기 메모리 버스 라인에 제2 임피던스를 제공하기 위하여 상기 제1 임피던스 장치의 하나 이상의 스위칭 장치 및 상기 제2 임피던스 장치의 하나 이상의 스위칭 장치를 선택적으로 턴온시키는 단계
    를 포함하는 방법.
  6. 메모리 기입에 응답하여 메모리 버스 라인을 구동하기 위하여 하나 이상의 풀업 트랜지스터(pull-up transistor) 또는 하나 이상의 풀다운 트랜지스터(pull-down transistor)를 턴온시키는 단계, 및
    메모리 판독에 응답하여 상기 메모리 버스 라인을 종단시키기 위해 상기 풀업 트랜지스터들 중의 하나 이상 및 상기 풀다운 트랜지스터들 중의 하나 이상을 턴온시키는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    환경 변화에 대해 조절되는 제1 임피던스를 상기 메모리 버스 라인에 제공하기 위해 상기 메모리 기입에 응답하여 턴온시킬 풀업 트랜지스터 및 풀다운 트랜지스터를 판정하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    환경 변화에 대해 조절되는 제2 임피던스를 상기 메모리 버스 라인에 제공하기 위해 상기 메모리 판독에 응답하여 턴온시킬 풀업 트랜지스터 및 풀다운 트랜지스터를 판정하는 단계
    를 더 포함하는 방법.
  9. 메모리 제어기에 있어서,
    메모리 버스 라인에 결합하기 위한 메모리 라인 터미널과,
    제1 제어 신호에 응답하여 상기 메모리 버스 라인을 구동하고, 제2 제어 신호에 응답하여 상기 메모리 버스 라인을 종단시키기 위해 상기 메모리 버스 라인 터미널에 결합되는 출력 버퍼, 및
    메모리 기입에 응답하여 상기 제1 제어 신호를 상기 출력 버퍼에 제공하고, 메모리 판독에 응답하여 상기 제2 제어 신호를 상기 출력 버퍼에 제공하기 위한 회로
    를 포함하는 메모리 제어기.
  10. 제9항에 있어서,
    상기 메모리 판독 동안 데이터를 수신하기 위해 상기 메모리 버스 라인 터미널에 결합되는 수신기
    를 더 포함하는 메모리 제어기.
  11. 제10항에 있어서,
    상기 제1 제어 신호에 응답하여 상기 메모리 버스 라인 상에 구동하기 위한 데이터를 상기 출력 버퍼에 제공하기 위하여 상기 출력 버퍼에 결합되는 기입 래치, 및
    상기 메모리 판독 동안 상기 수신기에 의해 수신된 데이터를 래치하기 위해 상기 수신기에 결합되는 판독 래치
    를 더 포함하는 메모리 제어기.
  12. 제9항에 있어서, 상기 회로는 상기 메모리 기입 동안 제1 임피던스로 상기 출력 버퍼를 추가로 프로그램하고, 상기 메모리 판독 동안 제2 임피던스로 상기 출력 버퍼를 프로그램하여, 상기 제1 및 제2 임피던스가 프로세스 변화에 대해 조절되도록 하는 메모리 제어기.
  13. 제9항에 있어서,
    상기 출력 버퍼는 제1 전압원과 상기 메모리 버스 라인 터미널 사이에 결합된 복수의 제1 트랜지스터와, 제2 전압원과 상기 메모리 버스 라인 터미널 사이에 결합된 복수의 제2 트랜지스터를 포함하고,
    상기 회로는 상기 메모리 판독 동안 상기 제1 트랜지스터 중 하나 이상 및 상기 제2 트랜지스터 중 하나 이상을 선택적으로 턴온시키기 위해 상기 제2 제어 신호를 발생시키는 메모리 제어기.
  14. 제13항에 있어서,
    상기 회로는 상기 메모리 기입 동안 상기 제1 트랜지스터 중 하나 이상 또는 상기 제2 트랜지스터 중 하나 이상을 선택적으로 턴온시키기 위해 상기 제1 제어 신호를 발생시키는 메모리 제어기.
  15. 제13항에 있어서, 상기 회로는 상기 메모리 기입 동안 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 트랜지스터를 턴온시킬지를 나타내는 제1 표시를 제공하고, 상기 메모리 판독 동안 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 트랜지스터를 턴온시킬 지를 나타내는 제2 표시를 제공하기 위한 표를 저장하는, 메모리 제어기.
  16. 제15항에 있어서, 상기 표는 하나 이상의 환경 파라미터로부터 유도된 인덱스값에 기초하여, 복수의 제어값으로부터 상기 제1 제어값 및 상기 제2 제어값을 선택하기 위한 것인 메모리 제어기.
  17. 컴퓨팅 장치에 있어서,
    판독 요청 및 기입 요청을 발생시키기 위한 처리기,
    데이터를 저장하기 위한 휘발성 메모리, 및
    처리기 버스를 통해 상기 처리기에 결합되고 메모리 버스를 통해 상기 휘발 성 메모리에 결합되는 메모리 제어기를 포함하고,
    상기 메모리 제어기는,
    상기 메모리 버스를 통해 상기 휘발성 메모리로 데이터를 기입하기 위한 출력 버퍼,
    상기 메모리 버스를 통해 상기 휘발성 메모리로부터 데이터를 수신하기 위한 수신기, 및
    상기 출력 버퍼가 상기 처리기 버스의 기입 요청에 응답하여 데이터를 상기 휘발성 메모리에 기입하게 하고, 상기 출력 버퍼가 상기 처리기 버스의 판독 요청에 응답하여 상기 메모리 버스에 종단 임피던스를 제공하게 하는 회로
    를 포함하는 컴퓨팅 장치.
  18. 제17항에 있어서,
    상기 출력 버퍼는,
    상기 메모리 버스의 메모리 버스 라인과 제1 전압원 사이에 결합된 제1 임피던스 장치, 및
    상기 메모리 버스 라인과 제2 전압원 사이에 결합된 제2 임피던스 장치를 포함하고,
    상기 회로는,
    상기 제1 임피던스 장치가 제1 데이터를 기입하기 위해 상기 메모리 버스 라인을 상기 제1 전압원으로 끌어대도록 하고,
    상기 제2 임피던스 장치가 제2 데이터를 기입하기 위해 상기 메모리 버스 라인을 상기 제2 전압원으로 끌어대도록 하며,
    상기 제1 임피던스 장치 및 상기 제2 임피던스 장치가 상기 판독 요청에 응답하여 상기 메모리 버스 라인을 상기 제1 전압원 및 상기 제2 전압원으로 각각 끌어대는
    컴퓨팅 장치.
  19. 제17항에 있어서,
    상기 출력 버퍼는
    제1 제어 신호에 의해 제어되는 제1 임피던스 크기를 갖고 상기 메모리 버스 라인을 제1 전압원으로 끌어대는 제1 프로그램가능 임피던스 장치와,
    제2 제어 신호에 의해 제어되는 제2 임피던스 크기를 갖고 상기 메모리 버스 라인을 제2 전압원으로 끌어대는 제2 프로그램가능 임피던스 장치를 포함하고,
    상기 회로는 상기 메모리 버스 상에 제1 데이터 신호를 구동하기 위해 상기 제1 제어 신호를 발생시키고, 상기 메모리 버스 상에 제2 데이터 신호를 구동하기 위해 상기 제2 제어 신호를 발생시키며, 메모리 판독 동안 상기 메모리 버스를 종단시키기 위해 상기 제1 제어 신호 및 상기 제2 제어 신호를 발생시키는
    컴퓨팅 장치.
  20. 제19항에 있어서, 상기 메모리는 더블 데이터 레이트(Double Data Rate) 메 모리를 포함하는 컴퓨팅 장치.
  21. 메모리 기입 동안 출력 버퍼를 가지고 메모리 버스 라인을 구동하는 단계, 및
    메모리 판독 동안 상기 출력 버퍼를 가지고 상기 메모리 버스 라인을 종단시키는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 종단 단계는 상기 메모리 판독 동안 상기 메모리 버스 라인을 위한 종단 임피던스를 제공하기 위해서 풀업 임피던스 장치 및 풀다운 임피던스 장치를 프로그램하는 단계를 포함하는 방법.
  23. 제22항에 있어서, 상기 프로그램 단계는
    풀업 임피던스를 설정하기 위해서 상기 풀업 임피던스 장치의 하나 이상의 트랜지스터를 턴온시키는 단계, 및
    풀다운 임피던스를 설정하기 위해서 상기 풀다운 임피던스 장치의 하나 이상의 트랜지스터를 턴온시키는 단계를 포함하고,
    상기 풀업 임피던스 및 풀다운 임피던스는 상기 메모리 버스 라인을 위한 종단 임피던스를 제공하는 방법.
  24. 복수의 명령을 포함하는 머신판독가능 매체에 있어서,
    상기 복수의 명령이 실행되면, 시스템이,
    메모리 기입 동안 출력 버퍼를 가지고 메모리 버스 라인을 구동하는 단계, 및
    메모리 판독 동안 상기 출력 버퍼를 가지고 상기 메모리 버스 라인을 종단시키는 단계
    를 수행하도록 하는 머신판독가능 매체.
  25. 제24항에 있어서, 상기 종단시키는 단계는 상기 메모리 판독 동안 상기 메모리 버스 라인을 위한 종단 임피던스를 제공하기 위해서 풀업 임피던스 장치 및 풀다운 임피던스 장치를 프로그램하는 단계를 포함하는 머신판독가능 매체.
  26. 제25항에 있어서, 상기 프로그램 단계는
    풀업 임피던스를 설정하기 위해서 상기 풀업 임피던스 장치의 하나 이상의 트랜지스터를 턴온시키는 단계, 및
    풀다운 임피던스를 설정하기 위해서 상기 풀다운 임피던스 장치의 하나 이상의 트랜지스터를 턴온시키는 단계를 포함하고,
    상기 풀업 임피던스 및 풀다운 임피던스는 상기 메모리 버스 라인을 위한 종단 임피던스를 제공하는 머신판독가능 매체.
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