CN108139991B - 具有可调电压和端接的存储器接口以及使用方法 - Google Patents

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Abstract

一种存储器接口包括：上拉器件和下拉器件，其中上拉器件耦合在电力轨与数据线之间，并且其中下拉器件耦合在数据线与地之间；以及电源，其被配置为在端接数据传输模式期间向电力轨供应第一电源电压，在端接数据传输模式中，耦合到数据线的接收存储器接口具有有效的片内端接，并且其中电源还被配置为在未端接数据传输模式期间向电力轨供应第二电源电压，在未端接数据传输模式中片内端接并未加载数据线，第二电源电压小于第一电源电压。

Description

具有可调电压和端接的存储器接口以及使用方法
相关申请的交叉引用
本申请要求于2015年9月24日提交的第14/863,890号美国非临时申请的优先权，其全部内容通过引用并入本文，如同在下文中出于所有可应用的目的而被被完整陈述。
技术领域
本申请涉及与处理器设备的存储器接口，并且更具体地涉及具有可调电压和端接的存储器接口。
背景技术
同步动态随机存取存储器(SDRAM)是用于移动通信和计算设备(诸如智能手机和平板电脑)的一种类型的存储器。在一些实施例中，双倍数据速率SDRAM(DDR SDRAM或DDR)是指一种存储器类型和用于与存储器通信的相关接口。此外，有时被称为移动DDR低功耗DDR(LPDDR或简称LP)是旨在降低功耗的一类DDR，其中移动设备是目标应用。存在有与各种数据速度和功率要求相对应的几种版本的LPDDR。例如，LPDDR3(有时也表示为LP3)和LPDDR4(有时也表示为LP4)是LPDDR的两个最新版本。LPDDR4被设计为以更高的速度进行通信并且消耗比LPDDR3更少的功率，但是以增加的成本和/或复杂性为代价。
现代移动设备(诸如智能手机)的趋势是将存储器设计聚焦在更大的存储器传输速率上，同时节省功耗。片上系统(SoC)通常被用于移动设备以节省功率和/或最小化空间要求。SoC是指被嵌入在单个衬底上以允许移动设备执行复杂且耗电量大的应用的多个功能模块，诸如调制解调器和应用处理器核。单个衬底有时被称为裸片，所以多个功能块通常在单个裸片上实现。
目前这一代低功耗双倍数据速率(LPDDR4)DRAM在其接口中针对上拉和下拉驱动器两者均使用n型场效应晶体管(NFET)。另外，可以在接收数据时接通片内端接(ODT)器件(例如，晶体管)，以向接收线呈现期望阻抗。这通常被称为已端接模式。当上拉和下拉晶体管在数据传输期间被导通时，上拉和下拉晶体管被调谐成也呈现期望阻抗(例如，50欧姆)。
传统LPDDR4接口的电源电压(VDDQ)通常为大约1.1V。在其中ODT晶体管在接收节点中有效的端接高速操作模式中，发射器件中的上拉晶体管和接收器件中的ODT晶体管有效地形成分压器，分压器将用于上拉晶体管的电源电压分压一半。当有效时，上拉晶体管的源极电压为VDDQ减去其阈值电压，使得源极电压在最小值550mV到最大值888mV之间变化(平均值大约为720mV)。由于如刚才讨论所形成的分压器，因此当上拉器件有效时，接收器件将平均接收大约350mV的电压。当下拉器件有效时，所接收的电压为地，使得针对端接高速模式在接收节点处的电压摆动大约为350mV。
但是端接模式中的有效ODT器件消耗DC电力。因此，如果当前数据传输不需要端接高速模式的带宽，则可以使用未端接减速模式。在未端接模式中，ODT器件关断。由于接收器件的ODT器件在未端接模式中关断，因此几乎不消耗DC电力。但是，电压摆动等于上拉器件的电源电压(如刚才描述的550mV到888mV)。AC电力与电压摆动的平方成正比，从而使得未端接模式中的AC功耗大约为端接模式中的AC功耗的四倍。
因此，本领域需要改进用于存储器接口的未端接模式。
发明内容
公开了具有可调节的工作电压的存储器接口。在一个示例中，发射和接收存储器接口具有可调节的电源和可选择的片内端接电阻。存储器接口被耦合到数据传输线和另一发射和接收存储器接口，该另一发射和接收存储器接口还具有可调节的电源和可选择的片内端接。任何一个存储器接口均可以用于发射或接收，并且可以在端接或未端接模式中使用。正在传输的存储器接口可以根据它是处于端接还是未端接数据传输模式来调节其电压。
在一个实施例中，一种存储器接口包括上拉器件和下拉器件，其中上拉器件耦合在电力轨与数据线之间，并且其中下拉器件耦合在数据线与接地之间。存储器接口还包括电源，电源被配置为在端接数据传输模式期间向电力轨供应第一电源电压，在端接数据传输模式中，耦合到数据线的接收存储器接口具有有效的片内端接。电源还被配置为在未端接数据传输模式期间向电力轨供应第二电源电压，在未端接数据传输模式中，片内端接并未加载数据线，第二电源电压小于第一电源电压。
在另一实施例中，一种方法包括在与传输信道和接收数据接口通信的发射数据接口处，发射数据信号。接收数据接口具有片内端接电阻，该片内端接电阻被配置为针对第一数据传输模式被接通并且针对第二数据传输模式被关断。该方法还包括：从第一数据传输模式改变到第二数据传输模式，包括改变发射数据信号的速度，并且响应于从第一数据传输模式改变到第二数据传输模式，调节发射数据接口的工作电压。
在又一实施例中，一种存储器接口包括用于传输二进制一的装置和用于传输二进制零的装置，其中用于传输二进制一的装置耦合在电力轨与数据线之间，并且其中用于传输二进制零的装置耦合在数据线与接地之间。存储器接口还包括用于在端接数据传输模式期间向电力轨施加第一电源电压以及在未端接数据传输模式期间向电力轨施加第二电源电压的装置，在端接数据传输模式中，耦合到数据线的接收存储器接口具有有效的片内端接，在未端接数据传输模式中，片内端接并未加载数据线。第二电源电压小于第一电源电压。
在又一实施例中，一种存储器接口电路包括通过传输信道与第二发射和接收数据接口通信的第一发射和接收数据接口，其中第二发射和接收数据接口包括可选择的片内端接电阻，该可选择的片内端接电阻被配置为在第一数据传输模式中接通并且在第二数据传输模式中关断。存储器接口电路还包括电源，该电源与第一发射和接收数据接口通信并且被配置为针对第一数据传输模式施加第一电压电平并且针对第二数据传输模式施加第二电压电平，其中第二电压电平低于第一电压电平。
附图说明
图1是示出根据本公开的实施例的示例SoC裸片和相应架构的架构图。
图2示出了根据本公开的实施例的使用多个接口与存储器芯片通信的示例处理芯片。
图3示出了根据本公开的实施例的包括通过用于数据的传输信道而连接的存储器芯片处接口电路中的处理芯片处接口电路的示例系统。
图4示出了根据本公开的实施例的用于基于端接或未端接传输模式来改变电压的示例方法。
具体实施方式
本文中公开了包括可调节的电源和片内端接组件的存储器接口的实施例。为了降低存储器接口中的AC功耗，不再跨过端接模式和未端接模式保持如上所述的VDDQ电源电压恒定。相反，控制VDDQ轨的电源被配置为在未端接模式有效时降低VDDQ电源电压，并且在端接模式有效时使用较高电平(例如，常规的1.1V)。例如，电源可以包括线性压降调节器(LDO)或开关电源，其被配置为通过降低VDDQ电平来响应于未端接模式有效的指示。如上面所讨论的，端接模式(也称为端接数据传输模式)通常是指其中ODT器件(例如，晶体管)在接收侧导通的数据传输模式，而未端接模式(也称为未端接数据传输模式)通常是指其中ODT器件在接收侧关断的数据传输模式。
在本公开的一个方面，在未端接模式期间的VDDQ可以是在端接模式期间用于VDDQ的电平的一半。例如，如果在端接模式期间VDDQ大约等于1.1V，则其可以降至使得电压摆动在未端接模式期间仍然能够为大约350mV的电平。在另一实现中，当从端接模式切换到未端接模式时，VDDQ可以从1.1V下降到大约888mV。实施例的范围不限于用于电力轨或VSSQ处的VDDQ的任何特定电压电平，因为在替代实现中可以适当采用其他电压电平或值；实施例的范围也不限于用于电压摆动的任何特定值。实际上，本文中提供的电压值仅用于说明，并且应当理解，各种实施例可以使用任何适当的电压，无论是低于还是高于本公开中提及的那些示例值。
图1是示出示例片上系统(SOC)裸片100和相应架构的架构图。在一个实施例中，SoC裸片100用于智能手机、平板电脑或其他移动无线设备。如图1所示，SoC裸片100包括多个功能块，多个功能块包括多核处理器110(有时被称为中央处理单元或CPU)、图形处理器120、调制解调器130和存储器电路140。图1是SoC裸片100的逻辑布局，其将用于所指出功能的区域110-140中的每个示出为分离且不同的区域，但是实际的物理布局可能更为复杂，例如，一个功能块电路被散布在另一功能块电路中。
在一个实施例中，调制解调器130针对诸如长期演进(LTE)等很多已知无线技术或标准中的任何技术或标准来实现基带处理。处理器110-130是指专用于那些功能块的SoC裸片100的区域。在这些区域的每个中，存在用于指定功能的电路。存储器电路140可以是指专用于存储器控制器和用于与外部存储器接口的接口电路的SoC裸片100的区域。例如，外部存储器可以容纳在具有用于连接到存储器电路140的接口的封装中。存储器电路140可以被配置为与任何类型的存储器接口连接，诸如DDR SDRAM，DRAM或闪速存储器。为了说明的目的，本公开集中在诸如LPDDR3和LPDDR4等DDR SDRAM上，但是实施例的范围不限于任何特定的存储器技术或标准。多核处理器110、图形处理器120和调制解调器130中的至少一个与存储器电路140通信。各种组件110-140可以经由诸如总线等任何形式的已知连接进行通信。
存储器电路140包括用于向一个或多个存储器芯片发射数据和从一个或多个存储器芯片接收数据的多个接口。这种关系针对图2而被更详细地示出，图2示出了SOC与存储器芯片之间的多条数据传输线。如上所述，每个存储器接口可以包括可以被接通和关断的端接组件和被配置为随着接口从端接改变到未端接而改变电压电平并且反之亦然的可调节电源。实施例的范围不限于任何特定的SoC架构，甚至不限于多核系统，并且SoC 100被示出作为示例。实际上，各种实施例均可以适用于处理电路与存储器电路之间的任何类型的接口。
图2是根据一个实施例的图1的SoC 100的示例应用的图示。图2示出了其中SoC100与存储器芯片220通信的系统200。SoC 100通过传输信道215与存储器芯片220通信。
这个示例中的存储器芯片220包括用于具有SoC 100的计算设备的任何适当的存储器芯片。示例包括DDR SDRAM芯片、静态随机存取存储器(SRAM)芯片、动态随机存取存储器(DRAM)芯片和电可擦除可编程只读存储器(闪存)芯片，但是实施例的范围并不限于任何特定的存储器芯片。在写入操作期间，存储器芯片220通过传输信道(数据线)215从SoC 100接收数据，并且存储器芯片220处的存储器控制器然后将该数据存储在存储器芯片的存储器单元中。在读取操作期间，存储器芯片220从SoC 100接收对特定数据的读取请求，并且存储器芯片220的存储器控制器然后从存储器芯片的各种存储器单元访问数据，并且通过传输信道215向SoC 100传输这些数据比特。
图2的系统可以包括图1和3所示的系统的实现。在一个示例中，
图2的系统200根据一个或多个DDR标准来操作，其中存储器芯片220是DDR SDRAM芯片。存储器芯片220包括被配置为通过各个传输信道215发射和接收数据的多个接口电路。可预期的是，在存储器芯片220处有很多接口电路，因此接口电路被共同示出为TX/RX电路224。每个接口电路如下面关于图3描述的那样操作，包括具有可调节的电源和可选择的终端阻抗。各个传输信道215中的每个与图3的传输信道320相同或相似，包括具有特性阻抗。
类似地，SoC 100还具有被配置为通过各个传输信道215发射和接收数据的多个接口电路。SOC 100的接口电路在本示例中被共同示出为TX/RX 212。每个接口电路如下面关于图3所述的那样操作，包括具有可调节的电源和可选择的终端阻抗。图1的存储器电路140包括TX/RX电路212。
图3是根据一个实施例的耦合到存储器芯片的接口电路的SoC的接口电路的图示。
图3的左侧是在SOC 100上实现的接口电路380的图示，并且在这个示例中表示在图2的TX/RX电路212处的接口电路之一。图3的右侧是在存储器芯片220上实现的接口电路390的图示，并且在这个示例中表示在TX/RX电路224处的接口电路之一。接口电路380、390通过传输信道320耦合，传输信道320对应于图2的传输信道215之一。
传输信道320提供在SoC 100与存储器芯片220之间的数据链路。传输信道320可以以任何适当的结构来实施，例如电缆、印刷电路板上的金属迹线、连接封装中的芯片的金属线、将SoC封装连接到存储器芯片封装的过孔和金属迹线等。在图3中，传输信道320被示出为传输线，以便强调其通常与传输线的相似性，包括具有特性阻抗以及电阻电容(RC)时间常数。在这个示例实施例中，由端接模式引入的阻抗进行作用以使接口电路的阻抗与传输信道320的特性阻抗相匹配。
参考接口电路380，上拉器件310a被示出为NFET，下拉器件312a和片内端接器件314a也如此。电源304a为VDDQ提供电压源。如下面进一步描述的，电源304a被配置为可调节的，以使得它可以提供至少两个电压电平。控制电路302a向电源304a提供控制信号以引导电源304a在端接模式期间施加第一电压电平并且在未端接模式中施加第二电压电平。
接口电路390类似于接口电路380被配置。具体地，在这个示例中，上拉器件310b、下拉器件312b和片内端接器件314b被示出为NFET器件。电源304b是从控制电路302b接收控制信号的可调节的电压源。控制电路302b向电源304b提供控制信号，以引导电源304b在端接模式期间施加第一电压电平并且在未端接模式中施加第二电压电平。
尽管在图3中未示出，但是控制电路302a和302b可以进行电通信，以使得它们可以协调端接和未端接模式。例如，在其中控制电路302a确定其应当从端接模式改变到未端接模式(或反之亦然)的示例中，控制电路302a可以向控制电路302b发送控制信号，以向控制电路302b通知适当的端接或未端接模式。
而且，接口电路380和接口电路390中的每个被配置为在传输模式和接收模式两者下操作。因此，控制电路302b还被配置为确定是端接模式还是未端接模式合适，并且向控制电路302a发送控制信号以协调操作。
如上所述，接口电路380为SoC 100处的众多接口电路之一的图示，并且接口电路390为存储器芯片220处的众多接口电路之一的图示。在一些实施例中，控制电路302a以及电源304a可以服务在SoC100处的多于一个接口电路，并且控制电路302b和电源304b可以服务于在存储器芯片220处的多于一个接口电路。或者换言之，在一些实施例中，SoC处的各种接口电路100可以共享相同的VDDQ和VSSQ电力轨和接地轨，并且存储器芯片220处的各种接口电路可以共享相同的VDDQ和VSSQ电力轨和接地轨。
图3将器件310、312和314示出为NFET器件，但是实施例的范围不限于此。而是，其他实施例可以使用p型器件和n型器件(诸如互补金属氧化物半导体或CMOS实施例)的组合，仅p型器件，或者可用作开关的任何其他适当器件。电源304可以包括任何适当的电源，诸如开关模式电源(SMPS)、线性压降(LDO)电压调节器等。
如上所述，控制电路302向电源304提供控制信号。用于确定是以端接模式还是以未端接模式操作并且提供适当控制信号以促进所选择的模式的逻辑可以以硬件、软件或硬件和软件的组合来实现。这种逻辑可以作为存储在有形介质(诸如SoC 100或存储器芯片220上的RAM)中的机器可执行代码来提供。
在一个示例使用情况中，接口电路380用作发射器，其经由传输信道320向存储器芯片220处的接口电路390发射数据比特。控制电路302因此将进行通信，以协调接口电路380以传输模式操作，并且协调在端接模式或未端接操作模式。为了这个示例的目的，假定接口电路380、390以端接模式开始。因此，片内端接器件314b接通(器件314a关断)。
电源304a以第一电压电平操作，第一电压电平是相对于在未端接模式期间使用的第二电压电平而言更高的电压电平。例如，VDDQ的第一电压电平可以是1.1V或其他适当的电平。当传输的信号是二进制一(高信号)时，上拉器件310a导通(下拉器件312a关断)，并且器件310a和314b用作分压器，并且在接收侧观察到的电压大约为350mV，考虑将器件310a的阈值电压作为源电压上的电压降。当传输的信号是二进制零(低信号)时，下拉器件312a导通(器件310a关断)，并且在接收侧观察的电压大约为0V。因此，在端接模式中，在接收节点观察的电压摆动大约为350mV。
在一些LPDDR4实施例中，端接模式适合于高速数据传输(例如，在GHz的范围内)，而未端接模式更适合于低速数据传输(例如，在100MHz的范围内)。因此，当SOC 100确定它将要切换到低速数据传输时，它通知控制电路302a和302b，控制电路302a和302b向相应的电源304a和304b发送控制信号，以降低VDDQ的电压电平。接口电路380、390切换到未端接模式，其中两个终端器件314a和314b都关断。当传输的信号是二进制一(高信号)时，上拉器件310a导通，但是电压未被端接电阻分压并且在接收侧被感测为VDDQ减去上拉器件310a的阈值电压。在本实施例中，可以期望的是，在未端接模式中的电压摆动大约为350mV，并且如果上拉器件310a的阈值电压大约为150mV，则由电源304a和304b施加的电压在未端接模式中可以降低到大约500mV。
继续这个示例，在端接操作模式期间，控制电路302a向电源304a发送控制信号，以引起电源304a在电力轨处施加第一电压电平(例如，1.1V)。在未端接操作模式期间，控制电路302a向电源304a发送控制信号，以引起电源304a改变其电压电平，使得其在电力轨处施加第二电压电平(例如，500mV或更低)。随着SoC 100向存储器芯片220发出读取和写入操作，SOC 100(和可能的存储器芯片220)可以不时地在端接操作模式与未端接操作模式之间切换，由此在电力轨处提供适合于特定端接模式的至少两个不同的电压电平。
此外，在这个示例中，接口电路390可以用作发射器，并且接口电路380可以用作接收器。因此，当380用作接收器时，上面关于接口电路390描述的动作同样适用于接口电路380。例如，在端接操作模式中，电源304b向电力轨施加第一电压作为VDDQ，并且终端器件314a导通(终端器件314b关断)。在未端接操作模式中，电源304b向电力轨施加第二电压作为VDDQ，并且两个终端器件314a和314b都关断。
在控制电路302a和302b处或者在SoC 100或存储器芯片220的某个其他适当位置处的逻辑确定何时在高速端接模式与低速未端接模式之间切换。另外，尽管图3旨在描述在共享公共传输线的单组接口处的使用情况，但是应当理解，对于在SoC 100与存储器芯片220之间传送的每一比特数据，在与其他传输线相关联的接口处发生相同或类似的动作。
各种实施例可以提供优于传统系统的一个或多个优点。例如，一些传统系统确实在端接高速模式与未端接低速模式之间切换，但是这样的传统系统对于两种模式使用与VDDQ相同的电压电平。由于使用终端器件，端接模式经历DC电力损耗。未端接模式没有来自终端器件的DC电力损耗(因为终端器件关断)，但是增加的电压摆动会导致AC电力损耗大于端接模式中的AC电力损耗。实际上，AC电力损耗随着电压水平的平方而增加，所以随着电压摆动的增加，AC电力损耗可以变得很显著。
相反，上面关于图1至3描述的实施例根据速度和片内端接设置来改变VDDQ电压的值。在未端接模式中，通过降低VDDQ电压，输出电压将被限制为VDDQ的值，从而通过保持电力的AC分量与端接模式中相同来节省电力。此外，图3的NFET驱动器可以在很宽的VDDQ电压电平范围内很好地工作。
根据一个实施例，图4中示出了使用图3的系统发射和接收数据的示例方法400的流程图。方法400从框410开始，在框410中，发射数据接口通过传输信道向接收数据接口发射数据信号。
图3中示出了一个示例，其中数据接口380处于传输模式并且数据接口390处于接收模式。数据接口380在传输线320上传输数据比特。数据接口380包括器件314b以提供可选择的片内端接电阻。器件314b可以针对端接传输模式被接通，并且针对未端接传输模式被关断。假定系统处于端接模式，则片内端接器件314b导通。
在框410处发射数据信号包括向传输信道320施加高电压或低电压(二进制一或二进制零)以由数据接口390接收。例如，导通上拉器件310a施加二进制一，而导通下拉器件312a(同时关断上拉器件310a)施加二进制零。虽然在图3中未示出，但是应当理解，存储器芯片220包括用于捕获数据的组件，诸如锁存接收器。因此，动作410还可以包括在接收侧捕获数据信号。
接下来，在框420中，系统从第一数据传输模式改变到第二数据传输模式。继续这个示例，系统处于端接模式并且改变到未端接模式，这包括关断片内端接电阻(器件314b)以使得其并未加载线路以及改变传输数据信号的速度。在包括LPDDR4的示例中，端接模式包括比未端接模式更高的数据传输速率。然而，实施例的范围可以包括针对给定模式的任何适当的数据传输速度。
可以根据SOC 100或存储器芯片220中的编程功能来做出关于是否从第一数据传输模式改变到第二数据传输模式的确定。例如，采用LPDDR4的一些传统系统包括高速度端接模式和低速未端接模式，其中这种传统系统包括确定使用哪种模式的编程算法。实施例的范围包括使用现在已知或以后开发的任何合适的算法来确定在框420处改变传输模式。
在框430中，系统调节发射数据接口的工作电压。在图3的示例中，电源304a从控制电路302a接收控制信号，控制信号指示其降低其施加到电力轨的电压。在这个示例中，工作电压包括在VDDQ处的电压电平，其中上拉器件和下拉器件310a和312a设置在VDDQ与VSSQ(互补电压或地)之间。此时，接口电路380、390以低速未端接模式和较低的第二电压电平操作。
接下来，在框440中，系统改变回到第一数据传输模式。例如，接口电路380、390可以在低速未端接模式中操作一段时间，直到SOC100或数据芯片220处的逻辑确定高速端接操作模式更加合适。因此，在一个示例中，块440包括接通片内端接电阻(器件314b)，并且电源304a响应于来自控制电路302a的控制信号将电压返回到第一电压电平。
实施例的范围不限于图11所示的具体方法。其他实施例可以添加、省略、重新排列或修改一个或多个动作。例如，在很多真实世界应用中，框410-440的动作并不是以严格的序列来执行的。例如，动作410的数据信号传输在两种数据传输模式中都执行。此外，在很多应用中，方法400连续执行，而处理器芯片和存储器芯片来回传输数据，并且活动的增加或减少可以对应于各种处理任务。
还应当理解，当数据芯片220处于传输模式(如在读取操作中)并且SoC 100处于接收模式时，上面对方法400的讨论也适用。在这种情况下，片内端接电阻(器件314a)将在端接传输模式期间接通并且在未端接传输模式期间关断，并且电源304b将根据具体的端接或未端接传输模式改变接口电路390的工作电压。而且，可以理解，在其中存在多个数据传输信道(例如，32或64)的系统中，方法400将在每个传输信道上执行。
正如本领域技术人员现在将意识到那样，取决于目前的具体应用，可以在并不脱离本公开的精神和范围的情况下，对本公开的设备的材料、装置、配置和使用方法进行很多修改、替换和变化。有鉴于此，本公开的范围不应当限于本文中说明和描述的特定实施例的范围，因为它们仅仅是作为一些示例，本公开的范围应当与所附权利要求书及其功能等同的范围完全相称。

Claims (28)

1.一种存储器接口系统，包括：
发射存储器接口，所述发射存储器接口被配置为通过传输线与接收存储器接口通信，所述发射存储器接口具有：
上拉器件；
下拉器件，其中所述上拉器件耦合在电力轨与传输线之间，并且其中所述下拉器件耦合在所述传输线与地之间；以及
电源，所述电源被配置为在端接数据传输模式期间向所述电力轨供应第一电源电压，在所述端接数据传输模式中，耦合到所述传输线的接收存储器接口具有有效的对地片内端接，其中所述有效的对地片内端接通过所述传输线耦合到所述发射存储器接口，并且其中所述有效的对地片内端接位于所述接收存储器接口处，并且其中所述电源还被配置为在未端接数据传输模式期间向所述电力轨供应第二电源电压，在所述未端接数据传输模式中，所述片内端接并未加载所述传输线，所述第二电源电压小于所述第一电源电压。
2.根据权利要求1所述的存储器接口系统，其中所述发射存储器接口包括动态随机存取存储器(DRAM)接口。
3.根据权利要求2所述的存储器接口系统，其中所述DRAM接口包括低功率第四代双倍数据速率(LPDDR4)DRAM接口。
4.根据权利要求1所述的存储器接口系统，其中所述电源包括线性压降电压调节器和开关模式电源中的至少一项。
5.根据权利要求1所述的存储器接口系统，其中所述上拉器件和所述下拉器件包括N型场效应晶体管(NFET)。
6.根据权利要求1所述的存储器接口系统，其中所述片内端接与所述传输线的特性阻抗匹配。
7.根据权利要求1所述的存储器接口系统，其中所述接收存储器接口包括在片上系统(SoC)中。
8.根据权利要求1所述的存储器接口系统，还包括控制电路，所述控制电路被配置为向所述电源提供控制信号，以引起所述电源供应所述第一电源电压或所述第二电源电压。
9.根据权利要求1所述的存储器接口系统，其中在端接数据传输模式和所述未端接数据传输模式两者中，在所述接收存储器接口处的单端传输线的电压摆动相同。
10.一种用于传输数据信号的方法，包括：
在与传输信道和接收数据接口通信的发射数据接口处发射数据信号，所述接收数据接口具有对地片内端接电阻，所述对地片内端接电阻被配置为针对第一数据传输模式被接通并且针对第二数据传输模式被关断，其中所述对地片内端接电阻通过所述传输信道耦合到所述发射数据接口，并且其中所述对地片内端接电阻位于所述接收数据接口处；
从所述第一数据传输模式改变到所述第二数据传输模式，包括改变传输所述数据信号的速度；以及
响应于从所述第一数据传输模式改变到所述第二数据传输模式，降低所述发射数据接口的工作电压。
11.根据权利要求10所述的方法，还包括：
向所述发射数据接口的电源提供控制信号，以调节所述工作电压。
12.根据权利要求10所述的方法，其中改变传输所述数据信号的速度包括：
降低传输所述数据信号的速度。
13.根据权利要求10所述的方法，还包括：
在所述接收数据接口处，使用锁存接收器捕获所述数据信号的比特。
14.根据权利要求10所述的方法，其中所述发射数据接口包括低功率第四代双倍数据速率(LPDDR4)动态随机存取存储器(DRAM)接口。
15.根据权利要求10所述的方法，其中在第一数据传输模式和所述第二数据传输模式两者中，在所述接收数据接口处的单端传输线的电压摆动相同。
16.一种存储器接口，包括：
用于传输二进制一的装置；
用于传输二进制零的装置，其中所述用于传输二进制一的装置耦合在电力轨与数据线之间，并且其中所述用于传输二进制零的装置耦合在所述数据线与地之间；以及
用于在端接数据传输模式期间向所述电力轨施加第一电源电压并且用于在未端接数据传输模式期间向所述电力轨施加第二电源电压的装置，在所述端接数据传输模式中，耦合到所述数据线的接收存储器接口具有有效的片内端接，在所述未端接数据传输模式中，所述片内端接并未加载所述数据线，所述第二电源电压小于所述第一电源电压。
17.根据权利要求16所述的存储器接口，其中所述用于传输二进制零的装置和所述用于传输二进制一的装置包括N型场效应晶体管(NFET)。
18.根据权利要求16所述的存储器接口，其中所述存储器接口被包括在片上系统(SoC)中。
19.根据权利要求16所述的存储器接口，其中所述存储器接口被包括在存储器芯片中。
20.根据权利要求16所述的存储器接口，其中在端接数据传输模式和所述未端接数据传输模式两者中，在所述接收存储器接口处的单端传输线的电压摆动相同。
21.一种存储器接口电路，包括：
第一发射和接收数据接口，其通过传输信道与第二发射和接收数据接口通信，其中所述第二发射和接收数据接口包括可选择的对地片内端接电阻，所述可选择的对地片内端接电阻被配置为在第一数据传输模式中被接通并且在第二数据传输模式中被关断，其中所述对地片内端接电阻通过所述传输信道耦合到所述第一发射和接收数据接口，并且其中所述对地片内端接电阻位于所述第二发射和接收数据接口处；以及
电源，其与所述第一发射和接收数据接口通信，并且被配置为针对所述第一数据传输模式施加第一电压电平并且针对所述第二数据传输模式施加第二电压电平，其中所述第二电压电平低于所述第一电压电平。
22.根据权利要求21所述的存储器接口电路，还包括：
另一可选择的片内端接电阻，其被包括在所述第一发射和接收数据接口中。
23.根据权利要求21所述的存储器接口电路，其中所述第一发射和接收数据接口包括：
上拉晶体管；
下拉晶体管，其中所述上拉晶体管耦合在所述电源与所述传输信道之间，并且其中所述下拉晶体管耦合在所述传输信道与地之间。
24.根据权利要求23所述的存储器接口电路，其中所述上拉晶体管和所述下拉晶体管包括N型场效应晶体管(NFET)。
25.根据权利要求21所述的存储器接口电路，其中所述存储器接口电路被包括在片上系统(SoC)中。
26.根据权利要求21所述的存储器接口电路，其中所述存储器接口电路被包括在存储器芯片中。
27.根据权利要求21所述的存储器接口电路，其中所述传输信道包括在片上系统与存储器芯片之间进行通信的导线。
28.根据权利要求21所述的存储器接口电路，其中在所述第一数据传输模式和所述第二数据传输模式两者中，在所述第二发射和接收数据接口处的单端传输线的电压摆动相同。
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