CN109582591A - Ddr控制器写入均衡方法及装置、系统、存储计算机 - Google Patents
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Abstract
本发明公开了一种DDR控制器写入均衡方法及装置、系统、存储介质，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。
Description
技术领域
本发明涉及DDR SDRAM技术领域，尤其是一种DDR控制器写入均衡方法及装置、系统、存储计算机。
背景技术
为了信号拥有更好的完整性，DDR存储模块采用了“fly by”结构的命令、地址、时钟总线。“fly by”结构能减少总线数量，但是会导致每个DRAM的时钟与选通信号存在时间偏移，使控制器难以维持tDQSS、tDSS与tDSH这些时序参数的正确性。因此，DDR SDRAM就提供了Write Leveling(写入均衡)这一特性来补偿这些时间偏移误差。
DDR控制器可根据Write Leveling特性和DDR SDRAM的反馈来调节DQS-DQS#和CK-CK#之间的关系。在Write Leveling过程中，控制器可通过调节DQS-DQS#的延时设置，来将DQS-DQS#的上升沿与SDRAM引脚的时钟对齐。SDRAM通过DQ输出由DQS-DQS#上升沿采样的CK-CK#。DDR控制器不断调整DQS-DQS#的延时，直到检测到0→1的跳变，由此种方式确定的DQS-DQS#延时可确保tDQSS无误。此外，tDQSS、tDSS与tDSH都需要被满足。
目前，市场上的DDR控制器在完成Write Leveling的过程中都是使用连续的CK-CK#时钟,时序图如图1所示。这种传统方法比较容易实现，DDR控制器不需要变换CK-CK#时钟，只需要控制DQS-DQS#信号。但是当CK-CK#时钟和DQS-DQS#信号的时间偏移出现下面两种情况时，Write Leveling的结果会出错：
(1)当CK-CK#时钟和DQS-DQS#信号的时间偏移大于半个时钟周期而小于一个时钟周期时，Write Leveling的时序如图2所示，未经过延时的DQS-DQS#信号，其上升沿与CK-CK#时钟的高电平对齐，而由于DQ的初始输出为0，DQS上升沿采样到高电平后，DQ输出为1，DQ出现0→1的跳变。如果DDR控制器此时误认为DQS-DQS#的上升沿与SDRAM引脚的时钟对齐，则Write Leveling的结果出错，导致DDR写数据时DQS-DQS#的上升沿与SDRAM引脚的时钟未对齐，tDQSS、tDSS与tDSH未被满足，写数据出错。所以，市场上的部分DDR控制器未对此缺陷进行规避，其在使用时要求CK-CK#时钟和DQS-DQS#信号的时间偏移不能半个时钟周期。
(2)当CK-CK#时钟和DQS-DQS#信号的时间偏移大于一个时钟周期时，WriteLeveling的时序如图3所示，DQS的上升沿应该与T2时刻的CK上升沿对齐，但是与T1时刻的CK上升沿对齐后，DQ的输出便由0跳变为1，DDR控制器结束Write Leveling过程，确定时间偏移为t1，而实际时间偏移为t2。这种出错虽然也能保证CK与DQS在SDRAM引脚处对齐，但是命令、地址信号与DQS信号在SDRAM引脚处相差了一个时钟周期，造成时序错乱，SDRAM写数据出错。所以，市场上的大部分DDR控制器都要求CK-CK#时钟和DQS-DQS#信号的时间偏移不能超过一个时钟周期，这是DDR控制器的使用缺陷。
发明内容
本发明解决的主要技术问题是：本发明提供了一种DDR控制器写入均衡方法及装置、系统、存储介质，解决通过传统方法完成Write Leveling过程中，会出现采样到其他周期信号而导致写数据出错的技术问题。
为解决上述技术问题，本发明采用以下技术方案：
本发明提供了一种DDR控制器写入均衡方法，所述方法包括：
检测所述DDR控制器是否已进入写入均衡的状态；
若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号(CK)；
检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；
根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
在本发明的另一实施例中，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号(DQS)。
在本发明的另一实施例中，所述检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值包括：
在所述数据选通信号不进行时延调整的条件下，通过检测按照预设的延时发送出去的所述数据选通信号对单脉冲时钟信号的检测，生成第二DQ信号；
判断述第二DQ信号是否发生跳变；
若发生跳变，则记录当前使用的延时时间；
根据所述延时时间计算出最终的时延值。
在本发明的另一实施例中，在判断所述第二DQ信号是否发生跳变包括：
将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；
若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。
在本发明的另一实施例中，在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，还包括：控制所述DDR控制器结束所述写入均衡的状态。
在本发明的另一实施例中，在所述DDR控制器结束所述写入均衡的状态之后，还包括：恢复所述时钟信号源输出连续脉冲时钟信号。
在本发明的另一实施例中，在判断所述第二DQ信号是否发生跳变，还包括：若比较结果为非从低电平跳变至高电平时，则继续增加所述数据选通信号的时延，重新发送所述单脉冲时钟信号和数据选通信号对所述DQ信号的检测。
为了解决上述问题，本发明还提供了一种DDR控制器写入均衡装置，包括：
检测模块，用于检测所述DDR控制器是否已进入写入均衡的状态；
脉冲控制模块，用于在所述检测模块检测所述DDR控制器已进入写入均衡的状态时，控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；
时延确定模块，用于检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；
调整模块，用于根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
为了解决上述问题，本发明还提供了一种DDR控制器写入均衡系统，所述系统包括处理器、存储器及通信总线；
所述通信总线用于实现所述处理器和存储器之间的连接通信；
所述处理器用于执行存储器中存储的一个或者多个程序，以实现如上所述的DDR控制器写入均衡方法的步骤。
为了解决上述问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如上所述的DDR控制器写入均衡方法的步骤。
本发明的有益效果：
本发明提供了一种DDR控制器写入均衡方法及装置、系统、存储介质，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。
附图说明
图1为Write Leveling传统方法正常工作的CK信号和DQS信号时序图；
图2为Write Leveling传统方法出错的一种CK信号和DQS信号时序图；
图3为Write Leveling传统方法出错的另一种CK信号和DQS信号时序图；
图4为本发明实施例提供的DDR控制器写入均衡方法流程图；
图5为本发明实施例提供的CK信号和DQS信号时序图；
图6为本发明实施例提供的DQ信号的检测流程示意图；
图7为本发明实施例提供的DDR控制器写入均衡装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明中一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面通过具体实施方式结合附图对本发明作进一步详细说明。
实施例一：
图4为本实施例提供的DDR控制器写入均衡方法的流程图，请参考图4：
S401，检测DDR控制器是否已进入写入均衡Write Leveling的状态。
S402，若DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号。
S403，检测单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据延时时间确定单脉冲时钟信号的时延值。
S404，根据时延值调整数据相关信号与单脉冲时钟信号对齐。
在本实施例中，所述数据相关信息包括用于指示关联的数据信号的有效性的数据选通信号DQS。
在本实施例中，所述时钟信号源是用于提供源时钟信号的电路或者装置，其在常态下是不断地发送连续脉冲时钟信号，而在步骤S402中，其除了输出连续脉冲时钟信号之外，还可以输出单脉冲时钟信号，这里的单脉冲时钟信号指的是输出的信号中的高电平段之间的低电平段的相隔时长要远大于连续脉冲时钟信号中的，具体是大于DQS信号的延时发送控制采样时间间隔。
对于步骤S403中确定时延值，具体是通过以下方式实现，首先接收到源按照预设的时延发送过来的DQS信号，先不对DQS信号进行时延调整，在该前提下，通过DQS信号对单脉冲时钟信号CK进行检测和采样，并生成第二DQ信号，该DQ信号指的是DDR控制器上DQ引脚输出DQS信号的高电位或者低电位信号，然后判断该第二DQ信号是否发生跳变，该跳变包括从低电平跳变至高电平和从低电平跳变至低电平，若发生跳变，则记录当前使用的延时时间，根据所述延时时间计算出最终的时延值。
在本实施例中，检测第二DQ信号是否跳变具体是检测其是否从低电平跳变至高电平，若检测到是这种跳变，则记录下当前所使用的时延时间，最后结合之前所增加的时延时间计算出最终的时延值。
所述DDR控制器在后续的信号对齐中，根据该时延值对DQS信号进行调整即可实现信号的对齐，由于单脉冲时钟信号的低电平段时长比较长，所以即使补偿的时延值大于一个连续脉冲时钟的周期，其也不会出现DQS信号采样到相邻周期的CK信号而导致DQ信号跳变的现象。
在本实施例中，在判断所述第二DQ信号是否发生跳变的步骤中，具体是：将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；
若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。
在实际应用中，控制器会按照设的时间间隔发送单脉冲时钟信号和DQS信号，而DQS信号会比单脉冲时钟信号早到达DDR上，这时DQS信号会不间断地对单脉冲时钟信号CK进行采样，知道采样到单脉冲时钟信号CK为止，其DQ引脚输出一个高电平的信号，即是DQ信号，这时者认为满足协议中的tDQSS、tDSS和tDSH的设置要求，这时如果在测试阶段的话，就会记录下该时间的延时时间，而在实际应用中，可能不会是一开始就测试采样到高电平的时钟信号，而是需要进行多次的DQS信号发送采样才能采样到，这时的时延值就应当结合前面的多次发送采集来综合计算得到。
在本实施例中，在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，还包括：控制所述DDR控制器结束所述写入均衡的状态。
在本实施例中，在所述DDR控制器结束所述写入均衡的状态之后，还包括：恢复所述时钟信号源输出连续脉冲时钟信号。
在本实施例中，通过控制时钟信号切换至单脉冲的时钟信号来实现时延值的确定，这样可以避免了由于采样到相邻周期中的时钟信号而误认为是信号已对齐，而导致了时延值的计算错误，从而解决了由于时延值补偿不够，而造成DDR控制器写入数据出现错误的问题。
在本实施例中，在判断所述第二DQ信号是否发生跳变，还包括：若比较结果为非从低电平跳变至高电平时，即是为低电平的第一DQ信号到第二DQ信号不是低到高的跳变时，则继续增加所述数据选通信号的时延，重新发送所述单脉冲时钟信号和数据选通信号对所述DQ信号的检测。
也即是，在不满足有低到高的跳变时，则需要重新接收DQS信号，并重新执行时钟信号的采样，直到采样的高电平的时钟信号并且DQ信号跳变至高电平后，停止采样并结束Write Leveling的过程。
通过上述的方式来实现Write Leveling的过程，其DQS、CK、DQ的时序如图5所示，DDR控制器在每一次采样过程中，只发出一个单脉冲CK-CK#信号，两次采样的时间间隔足够长，因而两个单脉冲CK-CK#时钟的时间间隔也足够长，调节DQS-DQS#信号的延时，直到SDRAM引脚处的DQS-DQS#的上升沿与CK-CK#时钟上升沿对齐，确定DQS-DQS#的延时。
在本实施例中，基于图5中的时序图，本申请提供的方法的具体实现过程可以为：首先，对DQS信号不进行延时，发送CK脉冲信号和DQS信号，经过一段延时后，采样DQ信号，判断DQ信号是否有0到1的跳变，如果有，则记录当前使用的延时时间，并结束Write Leveling过程，如果没有跳变，则增加DQS的延时，再次发送信号、采样信号，直到检测到DQ的跳变，具体如图6所示。
在执行图6中的步骤之前，也即是在DDR控制器进入Write Leveling前，时钟信号源发送的CK一直使用连续时钟，因此，需要检测DDR控制器是否处于Write Leveling，若是，则证明DDR控制器进入Write Leveling了，这时应当将CK的输出切换成单脉冲信号输出，通过执行图6中的步骤后，若DQ信号跳变至1，则Write Leveling过程结束，并将CK的输出切换成连续的CK时钟，以保证DDR控制器能够正常的读写，反之，则增加DQS信号的时延，并继续检测DQ信号，直到跳变至1为止。
本实施例提供的DDR控制器写入均衡方法，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。
实施例二：
如图7所示，为本发明实施例提供的DDR控制器写入均衡装置，该装置包括检测模块71、脉冲控制模块72、延时确定模块73和调整模块74，其中：
检测模块71，用于检测所述DDR控制器是否已进入写入均衡的状态；
脉冲控制模块72，用于在所述检测模块71检测所述DDR控制器已进入写入均衡的状态时，控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；
时延确定模块73，用于检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号；
调整模块74，用于根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
在本实施例中，所述时延确定模块73在确定时延值时，具体是通过以下方式实现：
在所述数据选通信号不进行时延调整的条件下，通过检测按照预设的延时发送出去的所述数据选通信号对单脉冲时钟信号的检测，生成第二DQ信号；
判断述第二DQ信号是否发生跳变；
若发生跳变，则记录当前使用的延时时间；
根据所述延时时间计算出最终的时延值。
在本实施例中，在时延确定模块73判断所述第二DQ信号是否发生跳变时，具体包括：
将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；
若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。
在本实施例中，所述调整模块74还用于在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，控制所述DDR控制器结束所述写入均衡的状态。
在本实施例中，所述调整模块74还用于在所述DDR控制器结束所述写入均衡的状态之后，还包括：恢复所述时钟信号源输出连续脉冲时钟信号。
在本实施例中，所述时延确定模块73在判断所述第二DQ信号是否发生跳变，还用于在比较结果为非从低电平跳变至高电平时，继续增加所述数据选通信号的时延，重新发送所述单脉冲时钟信号和数据选通信号对所述DQ信号的检测。
相应的，本发明还提供了一种DDR控制器写入均衡系统，所述系统包括处理器、存储器及通信总线；
所述通信总线用于实现所述处理器和存储器之间的连接通信；
所述处理器用于执行存储器中存储的一个或者多个程序，以实现以下步骤：
检测所述DDR控制器是否已进入写入均衡的状态；
若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；
检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；
根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
相应的，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现实施例一所述的DDR控制器写入均衡方法的步骤。
综上所述，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种DDR控制器写入均衡方法及装置、系统、存储介质，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。
也即是由于DDR控制器在每一次采样过程中，只发出一个单脉冲CK-CK#信号，DQS-DQS#信号和单脉冲CK-CK#信号都是成对出现，避免了DQS-DQS#信号采样到非相对应周期的CK-CK#信号，确保在CK-CK#时钟和DQS-DQS#信号的时间偏移超过半个时钟周期或者超过一个时钟周期的情况也能正确的完成Write Leveling过程，确定DQS-DQS#的延时，使DDR控制器正常工作。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种DDR控制器写入均衡方法，其特征在于，所述方法包括：
检测所述DDR控制器是否已进入写入均衡的状态；
若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；
检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；
根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
2.如权利要求1所述的DDR控制器写入均衡方法，其特征在于，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号。
3.如权利要求1或2所述的DDR控制器写入均衡方法，其特征在于，所述检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值包括：
在所述数据选通信号不进行时延调整的条件下，通过检测按照预设的延时发送出去的所述数据选通信号对单脉冲时钟信号的检测，生成第二DQ信号；
判断述第二DQ信号是否发生跳变；
若发生跳变，则记录当前使用的延时时间；
根据所述延时时间计算出最终的时延值。
4.如权利要求3所述的DDR控制器写入均衡方法，其特征在于，在判断所述第二DQ信号是否发生跳变包括：
将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；
若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。
5.如权利要求4所述的DDR控制器写入均衡方法，其特征在于，在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，还包括：控制所述DDR控制器结束所述写入均衡的状态。
6.如权利要求5所述的DDR控制器写入均衡方法，其特征在于，在所述DDR控制器结束所述写入均衡的状态之后，还包括：恢复所述时钟信号源输出连续脉冲时钟信号。
7.如权利要求4所述的DDR控制器写入均衡方法，其特征在于，在判断所述第二DQ信号是否发生跳变，还包括：若比较结果为非从低电平跳变至高电平时，则继续增加所述数据选通信号的时延，重新发送所述单脉冲时钟信号和数据选通信号对所述DQ信号的检测。
8.一种DDR控制器写入均衡装置，其特征在于，包括：
检测模块，用于检测所述DDR控制器是否已进入写入均衡的状态；
脉冲控制模块，用于在所述检测模块检测所述DDR控制器已进入写入均衡的状态时，控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；
时延确定模块，用于检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；
调整模块，用于根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。
9.一种DDR控制器写入均衡系统，其特征在于，所述系统包括处理器、存储器及通信总线；
所述通信总线用于实现所述处理器和存储器之间的连接通信；
所述处理器用于执行存储器中存储的一个或者多个程序，以实现如权利要求1至8中任一项所述的DDR控制器写入均衡方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如权利要求1至8中任一项所述的DDR控制器写入均衡方法的步骤。
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