CN107452420A - 存储装置和存储器控制器 - Google Patents
存储装置和存储器控制器 Download PDFInfo
- Publication number
- CN107452420A CN107452420A CN201610374789.6A CN201610374789A CN107452420A CN 107452420 A CN107452420 A CN 107452420A CN 201610374789 A CN201610374789 A CN 201610374789A CN 107452420 A CN107452420 A CN 107452420A
- Authority
- CN
- China
- Prior art keywords
- dqs
- input
- odt
- signal
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 34
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000010363 phase shift Effects 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 claims description 5
- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 238000007688 edging Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
一种存储器控制器，包括DQS输入控制单元、ODT判定单元和DQS上下拉单元。DQS输入控制单元包括开关和逻辑判断电路，开关具有输入端、输出端和控制端，逻辑判断电路的第一输入端输入ODT状态信号，第二输入端输入来自存储器的DQS差分信号，其是由第一DQS信号和第二DQS信号构成，逻辑判断电路的输出端连接开关的控制端，根据ODT状态信号决定是否工作，且根据第二DQS信号拉低的时间是否超过半个时钟周期决定是否打开开关。ODT判定单元的第一输入端输入ODT状态信号，第二输入端输入DQS差分信号，且据此选择将DQS差分信号输入到开关的输入端或输出端。DQS上下拉单元的第一输入端输入ODT状态信号，第二输入端输入DQS差分信号，据此决定上拉第一DQS信号和下拉第二DQS信号的时机。
Description
技术领域
本发明涉及存储装置，尤其是涉及一种存储器控制器。
背景技术
DDR(Double Data Rate SDRAM,双倍速率同步动态随机存储器)作为主流内存技术已经进入DDR3时代。LPDDR3(Low Power DDR)是一种低功耗内存技术，于2012年5月由JEDEC固态技术协会正式发布。LPDDR3引入了写入均衡与指令地址调驯(Write-Levelingand CA Training)，可让内存控制器补偿信号偏差，确保内存运行于业内最快输入总线速度的同时，维持数据输入设定、指令与地址输入时序均满足需求。LPDDR3还引入了片内终结器(On Die Termination,ODT)，为LPDDR3数据平面增加一个轻量级终结器，改进高速信号传输，并尽可能降低对功耗、系统操作和针脚计数的影响。
由于LPDDR3为了降低功耗省略了DLL，导致在进行突发读取(Burst Read)操作时候，时钟CLK输入与DQS输出之间的时序不同步参数tDQSCK是不确定的。突发读取操作的时候，在DRAM输出有效DQS之前，DQS数据线是“悬浮”(float)的不确定状态，所以一般DDR控制器需要通过DQS Gate信号来保证有效的DQS接收。
在台式计算机中，以DDR3举例，DRAM的突发读取操作时序图如图1所示，CLK与DQS输出之间基本同步，DQS和DQ在CL结束后立即输出有效数据。在图1所示时序图下，DDR控制器可以很好地判断数据输出的有效性。
在移动设备中，以LPDDR3举例，DRAM的突发读取操作时序图如图2所示，tDQSCK表示CLK与DQS输出之间的相位不同步，即RL结束到实际有效DQS/DQ输出的时序；斜划线部分是表示DQS处于悬浮状态；tRPRE表示DRAM开始驱动DQS到第一个有效DQS上升沿之间的时间，该段时间被驱动为差分0，其要求是最小0.9*tCK。如图3A和3B所示，tDQSCK参数的范围较大，可以大于一个时钟周期，也可以小于一个时钟周期。这样，存在一个时间范围，DQS时序满足时序要求但是有可能处于悬浮状态，这时候需要DDR控制器通过DQS门来保证有效的DQS接收。
现有DDR控制器有关DQS接收通路的电路如图4所示。DDR控制器40DQS接收通路在输入缓冲器41后增加了开关42和延时模块43。延时模块43接收DQS Gate信号并对其进行延时，DQS Gate信号之后的信号即是有效的DQS_diff_gate信号。开关42用于对DQS信号输入进行门控制。
DQS Gate信号的延时值通过门训练(Gate training)算法实现，该算法通过移动相位作为步进(step)进行遍历门延时，每个门延时都进行对DDR的读写测试，读写测试通过则说明门延时正确，反之为错误；最后在所有正确的门延时值中选取合理的延时值作为最终的参数。门信号时序图如图5所示。
按照目前的DQS Gate方案，门参数在首次开机进行训练，后面采用此次训练出的值。然而根据芯片的PVT特性以及DRAM的ODT功能，DRAM的DQS输出会在一定范围内变化，因此目前的方案做法不能够自适应，且算法对于门参数的选取上难以权衡。在实际情况下，实际测得高低温下训练窗口结果有明显差异，即不同温度下，门参数也是不一样的；有的平台可能需要实现动态调频率调压，而不同的电压和频率下，门参数也是不一样的。并且ODT ON与ODT OFF下门参数不一样，即有的门值在ODT OFF情况下是适用的，而到了ODT ON的情况是不适用的。
另外，门训练是通过BIST操作(即特定码型的读写操作)实现，而写/读操作数据有效性又与VREF选取、DQS延时选择、DQ延时选择以及驱动能力选择有关，而再次门训练的时候，只能使用默认的VREF/DQS延时/DQ延时/驱动强度，而不能对每个参数进行遍历，这样就存在默认的参数对于有的板卡不合适的情况。
发明内容
本发明所要解决的技术问题是提供一种存储装置及其存储器控制器，可以克服使用门信号带来的不能自适应和门信号选取困难的问题。
本发明为解决上述技术问题而采用的技术方案是一种存储器控制器，包括DQS输入控制单元、ODT判定单元和DQS上下拉单元。该DQS输入控制单元包括开关和逻辑判断电路，该开关具有输入端、输出端和控制端，该逻辑判断电路的第一输入端输入ODT状态信号，第二输入端输入来自存储器的DQS差分信号，该DQS差分信号是由第一DQS信号和第二DQS信号构成，该逻辑判断电路的输出端连接该开关的控制端，该逻辑判断电路根据该ODT状态信号决定是否工作，且根据该DQS差分信号的第二DQS信号拉低的时间是否超过半个时钟周期决定是否打开该开关。该ODT判定单元的第一输入端输入该ODT状态信号，该ODT判定单元的第二输入端输入该DQS差分信号，且根据该ODT状态信号选择将该DQS差分信号输入到该开关的输入端或输出端。该DQS上下拉单元的第一输入端输入该ODT状态信号，该DQS上下拉单元的第二输入端输入该DQS差分信号，该DQS上下拉单元根据该ODT状态信号和该DQS差分信号决定上拉该第一DQS信号和下拉该第二DQS信号的时机。
在本发明的一实施例中，该DQS输入控制单元还包括延迟锁相环，该延迟锁相环输出0°和90°相移的时钟信号给该逻辑判断电路，该逻辑判断电路对0°和90°相移的时钟信号进行计数以产生第一计数值，同时对该第二DQS信号的下降沿和上升沿进行技术以产生第二计数值；如果该第一计数值和该第二计数值的差大于2，则判断该第二DQS信号拉低的时间超过半个时钟周期。
在本发明的一实施例中，当该ODT状态信号为关闭时，该DQS上下拉单元上拉该第一DQS信号和下拉该第二DQS信号，且在此期间该DQS差分信号的边沿触发该DQS上下拉单元停止上拉该第一DQS信号和下拉该第二DQS信号；当该ODT状态信号为打开时，该DQS上下拉单元不工作。
在本发明的一实施例中，该DQS上下拉单元的第三输入端输入读使能信号，且仅当该读使能信号有效时，该DQS上下拉单元工作。
在本发明的一实施例中，当该ODT状态为关闭时，该ODT判定单元选择将该DQS差分信号输入到该开关的输出端，当该ODT状态为打开时，该ODT判定单元选择将该DQS差分信号输入到该开关的输入端。
在本发明的一实施例中，当该ODT状态为关闭时，该DQS输入控制单元的逻辑控制电路不工作，当该ODT状态为打开时，该DQS输入控制单元的逻辑控制电路工作。
在本发明的一实施例中，该DQS输入控制单元的第三输入端输入读使能信号，且仅当该读使能信号有效时，该DQS输入控制单元工作。
在本发明的一实施例中，该存储器是LPDDR3内存。
本发明还提出一种存储装置，包括如上所述的存储器控制器。
本发明由于采用以上技术方案，使之与现有技术相比，能够确保整个读取过程中，DQS处于确定状态，保证了数据稳定接收。而且本发明在使用开关作为门时，不必进行门训练，避免了由此带来的不能自适应以及门信号选取上的困难。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1示出DDR3内存的突发读取时序图。
图2示出LPDDR3内存的突发读取时序图。
图3A和图3B分别示出tDQSCK参数大于一个时钟周期和小于一个时钟周期的时序图。
图4是现有DDR控制器有关DQS接收通路的电路框图。
图5是图4所示电路图的门信号时序图。
图6是本发明一实施例的DDR控制器的电路框图。
图7是本发明另一实施例的DDR控制器的电路框图。
图8是根据本发明一实施例的ODT信号状态为关闭时的操作。
图9是根据本发明一实施例的ODT信号状态为打开时的操作。
具体实施方式
图6是本发明一实施例的DDR控制器的电路框图。参考图6所示，本实施例的DDR控制器60包括DQS输入控制单元61、ODT判定单元62、DQS上下拉单元63和输入缓冲器64。DDR控制器60输入第一DQS信号DQS_P和第二DQS信号DQS_N，以及读使能信号DFI_READ_EN和DFI_ODT_EN。第一DQS信号DQS_P和第二DQS信号DQS_N从LPDDR内存80处输入至DDR控制器60，且在输入缓冲器64处形成DQS差分信号DQS_DIFF。其中第一DQS信号DQS_P是高信号，第二DQS信号DQS_N是低信号。DQS差分信号DQS_DIFF提供给DQS输入控制单元61、ODT判定单元62和DQS上下拉单元63。
DQS输入控制单元61包括开关71和逻辑判断电路72。开关71具有输入端71a、输出端71b和控制端71c。逻辑判断电路72具有三个输入端和一个输出端。逻辑判断电路72的第一输入端输入ODT状态信号，第二输入端输入DQS差分信号DQS_DIFF。逻辑判断电路72的输出端连接开关71的控制端71c。逻辑判断电路72根据ODT状态信号决定是否工作，且根据DQS差分信号的第二DQS信号DQS_N拉低的时间是否超过半个时钟周期决定是否打开开关71。具体地说，当ODT状态为关闭时，逻辑控制电路72不工作，当ODT状态为打开时，逻辑控制电路72工作。当DQS_N拉低的时间超过半个时钟周期，则打开开关71。
ODT判定单元62具有两个输入端和两个输出端。ODT判定单元62的第一输入端输入ODT状态信号ODT，第二输入端输入DQS差分信号DQS_DIFF。ODT判定单元62根据ODT状态信号ODT选择将DQS差分信号DQS_DIFF输入到开关71的输入端71a或输出端71b。具体来说，ODT判定单元62通过DFI的ODT相关信号线(图中是DFI_ODT_EN信号线)得到ODT状态，并据此决定输出。如果判断得出ODI状态是打开(ON)，那么ODT判定单元62把DQS差分信号DQS_DIFF输出到开关71的输入端71a；反之，如果判断得出ODT状态是关闭(OFF)，那么把DQS差分信号DQS_DIFF输出到开关71的输出端71b。
DQS上下拉单元63的第一输入端输入ODT状态信号ODT，DQS上下拉单元63的第二输入端输入DQS差分信号DQS_DIFF。DQS上下拉单元63根据ODT状态信号ODT和DQS差分信号DQS_DIFF决定上拉第一DQS信号DQS_P和下拉第二DQS信号DQS_N的时机。具体来说，当ODT状态信号ODT为关闭时，DQS上下拉单元63上拉第一DQS信号DQS_P和下拉第二DQS信号DQS_N，且在此期间由DQS差分信号DQS_DIFF的边沿触发DQS上下拉单元63停止上拉第一DQS信号DQS_P和下拉第二DQS信号DQS_N；当该ODT状态信号ODT为打开时，DQS上下拉单元63不工作。
图7是本发明另一实施例的DDR控制器的电路框图。参考图7所示，本实施例中，DQS输入控制单元61还包括延迟锁相环73。延迟锁相环73能够输出0°和90°相移的时钟信号给逻辑判断电路72，逻辑判断电路72对0°和90°相移的时钟信号进行计数以产生第一计数值，同时对第二DQS信号DQS_N的下降沿和上升沿进行计数以产生第二计数值。如果第一计数值和第二计数值的差大于2，则判断第二DQS信号DQS_N拉低的时间超过半个时钟周期。
如图6所示，DDR控制器60还在读使能信号的控制下工作。具体地说，DQS上下拉单元63的第三输入端输入读使能信号DFI_READ_EN，且仅当读使能信号DFI_READ_EN有效时，DQS上下拉单元63工作。DQS输入控制单元61的第三输入端输入读使能信号DFI_READ_EN，且仅当读使能信号DFI_READ_EN有效时，DQS输入控制单元61工作。
下面总体描述DDR控制器60的工作过程。
DDR控制器60根据ODT判定单元62的状态，选择不同的DQS输出通路。
在ODT功能关闭的时候，DQS输入控制单元61不使能，DQS上下拉单元63使能，具体的操作如下：DDR控制器60发送完突发读取命令后，DQS上下拉单元63根据读使能信号DFI_READ_EN和ODT信号，立即打开DQS上的上下拉电阻RPULL，然后等待接收第一个DQS边沿；在DQS悬浮(两边都不驱动)的时候，DQS差分信号DQS_DIFF被RPULL拉到差分0；在DQS开始被LPDDR3内存80驱动的时候，LPDDR3内存80默认是先输出0，并持续tRPRE时间，直到出现第一个DQS上升沿。所以综上，在发送完突发读取命令后到出现第一个DQS有效上升沿的期间，DQS差分信号DQS_DIFF都是处于确定的差分0状态。这样，第一个DQS上升沿即是有效的，可以进行接收DQ数据。在LPDDR3内存80的第一个DQS上升沿来的时候，通过边沿触发，DQS上下拉单元63关闭RPULL，防止影响DQS的SI。这一操作的图示如图8所示。
在ODT功能打开的时候，DQS上下拉单元63不使能，DQS输入控制单元61使能，DQS差分信号经过DQS输入控制单元61内部的开关71，具体操作如下：DDR控制器60发送完突发读取命令后，DQS输入控制单元61根据读使能信号READ_EN和ODT信号，关闭开关71，等待有效的DQS差分信号DQS_DIFF到来。由于ODT一般是通过K级以内阻值的电阻端VDDQ，所以DQS_T和DQS_C开始时候都被驱动为高。第一个DQS边沿是由于DQS被LPDDR3内存80驱动为差分0而产生的，该边沿不是有效的DQS边沿，即不能采集数据。第二个DQS边沿到来，如果该边沿之后的DQS数据是差分1，且这两个边沿之间的时间差大于0.5个周期，即可认为第二个边沿即为第一个有效DQS边沿，此时DQS输入控制单元61打开开关71。
本发明实施例的DDR控制器，能够确保整个读取过程中，DQS处于确定状态，保证了数据稳定接收。而且本发明实施例在使用开关作为门时，不必进行门训练，避免了由此带来的不能自适应以及门信号选取上的困难。
本发明实施例的DDR控制器可包含在存储装置中，例如使用LPDDR3内存的存储装置中。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (9)
1.一种存储器控制器，包括：
DQS输入控制单元，包括开关和逻辑判断电路，该开关具有输入端、输出端和控制端，该逻辑判断电路的第一输入端输入ODT状态信号，第二输入端输入来自存储器的DQS差分信号，该DQS差分信号是由第一DQS信号和第二DQS信号构成，该逻辑判断电路的输出端连接该开关的控制端，该逻辑判断电路根据该ODT状态信号决定是否工作，且根据该DQS差分信号的第二DQS信号拉低的时间是否超过半个时钟周期决定是否打开该开关；
ODT判定单元，该ODT判定单元的第一输入端输入该ODT状态信号，该ODT判定单元的第二输入端输入该DQS差分信号，且根据该ODT状态信号选择将该DQS差分信号输入到该开关的输入端或输出端；
DQS上下拉单元，该DQS上下拉单元的第一输入端输入该ODT状态信号，该DQS上下拉单元的第二输入端输入该DQS差分信号，该DQS上下拉单元根据该ODT状态信号和该DQS差分信号决定上拉该第一DQS信号和下拉该第二DQS信号的时机。
2.如权利要求1所述的存储器控制器，其特征在于，该DQS输入控制单元还包括延迟锁相环，该延迟锁相环输出0°和90°相移的时钟信号给该逻辑判断电路，该逻辑判断电路对0°和90°相移的时钟信号进行计数以产生第一计数值，同时对该第二DQS信号的下降沿和上升沿进行技术以产生第二计数值；如果该第一计数值和该第二计数值的差大于2，则判断该第二DQS信号拉低的时间超过半个时钟周期。
3.如权利要求1所述的存储器控制器，其特征在于，当该ODT状态信号为关闭时，该DQS上下拉单元上拉该第一DQS信号和下拉该第二DQS信号，且在此期间该DQS差分信号的边沿触发该DQS上下拉单元停止上拉该第一DQS信号和下拉该第二DQS信号；当该ODT状态信号为打开时，该DQS上下拉单元不工作。
4.如权利要求1或3所述的存储器控制器，其特征在于，该DQS上下拉单元的第三输入端输入读使能信号，且仅当该读使能信号有效时，该DQS上下拉单元工作。
5.如权利要求1所述的存储器控制器，其特征在于，当该ODT状态为关闭时，该ODT判定单元选择将该DQS差分信号输入到该开关的输出端，当该ODT状态为打开时，该ODT判定单元选择将该DQS差分信号输入到该开关的输入端。
6.如权利要求1所述的存储器控制器，其特征在于，当该ODT状态为关闭时，该DQS输入控制单元的逻辑控制电路不工作，当该ODT状态为打开时，该DQS输入控制单元的逻辑控制电路工作。
7.如权利要求1或6所述的存储器控制器，其特征在于，该DQS输入控制单元的第三输入端输入读使能信号，且仅当该读使能信号有效时，该DQS输入控制单元工作。
8.如权利要求1所述的存储器控制器，其特征在于，该存储器是LPDDR3内存。
9.一种存储装置，包括如权利要求1-8任一项所述的存储器控制器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610374789.6A CN107452420B (zh) | 2016-05-31 | 2016-05-31 | 存储装置和存储器控制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610374789.6A CN107452420B (zh) | 2016-05-31 | 2016-05-31 | 存储装置和存储器控制器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107452420A true CN107452420A (zh) | 2017-12-08 |
| CN107452420B CN107452420B (zh) | 2020-01-10 |
Family
ID=60485846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610374789.6A Active CN107452420B (zh) | 2016-05-31 | 2016-05-31 | 存储装置和存储器控制器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107452420B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110890118A (zh) * | 2018-09-07 | 2020-03-17 | 三星电子株式会社 | 半导体存储器装置和具有其的存储器系统 |
| CN111199762A (zh) * | 2018-11-20 | 2020-05-26 | 美光科技公司 | 用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统 |
| WO2023279511A1 (zh) * | 2021-07-09 | 2023-01-12 | 长鑫存储技术有限公司 | 使能控制电路以及半导体存储器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101779373A (zh) * | 2007-06-08 | 2010-07-14 | 莫塞德技术公司 | 用于输入/输出缓冲器的动态阻抗控制 |
| US20100182855A1 (en) * | 2009-01-20 | 2010-07-22 | Elpida Memory, Inc. | Semiconductor memory device, method of controlling read preamble signal thereof, and data transmission system |
| US20120188833A1 (en) * | 2011-01-21 | 2012-07-26 | Kabushiki Kaisha Toshiba | Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface |
| US20150124539A1 (en) * | 2013-11-07 | 2015-05-07 | Renesas Electronics Corporation | Semiconductor device |
| US20160049183A1 (en) * | 2014-08-15 | 2016-02-18 | Rambus Inc. | Strobe gating adaption and training in a memory controller |
-
2016
- 2016-05-31 CN CN201610374789.6A patent/CN107452420B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101779373A (zh) * | 2007-06-08 | 2010-07-14 | 莫塞德技术公司 | 用于输入/输出缓冲器的动态阻抗控制 |
| US20100182855A1 (en) * | 2009-01-20 | 2010-07-22 | Elpida Memory, Inc. | Semiconductor memory device, method of controlling read preamble signal thereof, and data transmission system |
| US20120188833A1 (en) * | 2011-01-21 | 2012-07-26 | Kabushiki Kaisha Toshiba | Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface |
| US20150124539A1 (en) * | 2013-11-07 | 2015-05-07 | Renesas Electronics Corporation | Semiconductor device |
| CN104637526A (zh) * | 2013-11-07 | 2015-05-20 | 瑞萨电子株式会社 | 半导体器件 |
| US20160049183A1 (en) * | 2014-08-15 | 2016-02-18 | Rambus Inc. | Strobe gating adaption and training in a memory controller |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110890118A (zh) * | 2018-09-07 | 2020-03-17 | 三星电子株式会社 | 半导体存储器装置和具有其的存储器系统 |
| CN110890118B (zh) * | 2018-09-07 | 2023-12-26 | 三星电子株式会社 | 半导体存储器装置和具有其的存储器系统 |
| CN111199762A (zh) * | 2018-11-20 | 2020-05-26 | 美光科技公司 | 用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统 |
| CN111199762B (zh) * | 2018-11-20 | 2023-11-14 | 美光科技公司 | 用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统 |
| WO2023279511A1 (zh) * | 2021-07-09 | 2023-01-12 | 长鑫存储技术有限公司 | 使能控制电路以及半导体存储器 |
| US11881254B2 (en) | 2021-07-09 | 2024-01-23 | Changxin Memory Technologies, Inc. | Enable control circuit and semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107452420B (zh) | 2020-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100476999C (zh) | 在半导体存储器装置中的片内终结上的模式转移电路 | |
| CN102479544B (zh) | 半导体存储器件和包括它的半导体存储系统 | |
| KR101733483B1 (ko) | 메모리 시스템 내에서 쓰기 레벨링을 위한 시작 값들을 조정하는 방법 | |
| CN100594550C (zh) | 用于降低单片直流电源的片上终接电路、方法及存储系统 | |
| KR100868251B1 (ko) | 반도체 메모리장치 | |
| CN110428855B (zh) | 具有本地分别同步的内存模块 | |
| CN104113321B (zh) | 半导体集成电路 | |
| CN101958144B (zh) | 产生读使能信号的方法以及采用该方法的存储系统 | |
| US6434082B1 (en) | Clocked memory device that includes a programming mechanism for setting write recovery time as a function of the input clock | |
| KR100930401B1 (ko) | 반도체 메모리 장치 | |
| CN107452420A (zh) | 存储装置和存储器控制器 | |
| KR100841817B1 (ko) | 반도체 메모리 장치, 반도체 메모리 장치의 클록 신호 생성방법 및 장치 | |
| CN108038068A (zh) | 一种基于ddr读数据同步方法及系统 | |
| WO2014191838A2 (en) | Systems and methods for dqs gating | |
| KR20090020996A (ko) | 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템 | |
| US20090039941A1 (en) | Method and circuit for generating memory clock signal | |
| KR100933694B1 (ko) | 반도체 메모리장치 | |
| CN103165175A (zh) | 半导体器件及其操作方法 | |
| KR100906644B1 (ko) | 반도체 메모리장치 | |
| CN105489237A (zh) | 选通信号间隔检测电路及包括其的存储系统 | |
| CN101425331A (zh) | 时钟控制电路及包括该时钟控制电路的数据对齐电路 | |
| KR100893577B1 (ko) | 반도체 메모리장치 | |
| US20120063246A1 (en) | Memory controller, memory system including the same, and control method of memory device | |
| CN101572117B (zh) | 半导体存储装置和操作半导体存储装置的方法 | |
| KR20140019941A (ko) | 반도체 장치의 데이터 출력 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| EE01 | Entry into force of recordation of patent licensing contract | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20171208 Assignee: Shanghai Li Ke Semiconductor Technology Co.,Ltd. Assignor: LEADCORE TECHNOLOGY Co.,Ltd. Contract record no.: 2018990000159 Denomination of invention: Storage device and memory controller License type: Common License Record date: 20180615 |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20180903 Address after: 201206 China (Shanghai) free trade pilot area, 1258 moon 3, fourth floor, A406 room. Applicant after: Chen core technology Co.,Ltd. Applicant after: DATANG SEMICONDUCTOR DESIGN Co.,Ltd. Address before: 200233 4 building, No. 333, No. 41, Qinjiang Road, Shanghai, Xuhui District Applicant before: LEADCORE TECHNOLOGY Co.,Ltd. Applicant before: DATANG SEMICONDUCTOR DESIGN Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221110 Address after: 201206 Pudong New Area, Shanghai, China (Shanghai) free trade pilot area, 1258 A406 3 fourth story room. Patentee after: Chen core technology Co.,Ltd. Patentee after: Chenxin Technology Co.,Ltd. Address before: 201206 China (Shanghai) free trade pilot area, 1258 moon 3, fourth floor, A406 room. Patentee before: Chen core technology Co.,Ltd. Patentee before: DATANG SEMICONDUCTOR DESIGN Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 201206 Pudong New Area, Shanghai, China (Shanghai) free trade pilot area, 1258 A406 3 fourth story room. Patentee after: Chen core technology Co.,Ltd. Patentee after: Chenxin Technology Co.,Ltd. Address before: 201206 Pudong New Area, Shanghai, China (Shanghai) free trade pilot area, 1258 A406 3 fourth story room. Patentee before: Chen core technology Co.,Ltd. Patentee before: Chenxin Technology Co.,Ltd. |