CN111028873A - 一种用于dram物理接口的自适应读通路延迟计算方法及电路 - Google Patents

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Abstract

本发明公开一种用于DRAM物理接口的自适应读通路延迟计算方法及电路，所述方法为在固定时刻对存储器物理接口输入读操作，之后对存储器物理接口与动态随机存储器一侧的数据端口进行监测，等待直至发现相应的信号波动时刻，锁定时间差。该方法能够实现读数据延迟计算，简化了读通路延迟计算。

Description

一种用于DRAM物理接口的自适应读通路延迟计算方法及电路
技术领域
本发明涉及存储器测试领域，特别涉及一种用于DRAM物理接口的自适应读通路延迟计算方法及电路。
背景技术
存储器物理接口(Memory PHY或者称之为PHY)作为标准的物理接口层在存储器控制器(MC Memory Control)和动态随机存储器(DRAM)之间扮演着重要的桥梁作用，保证了存储器与控制器(存储器控制器)两者之间控制信号和读/写数据信号以及时钟信号的双向传输的可靠性和可行性：
下面以及数据或命令等的传输方向进行介绍说明：
1.存储器控制器(MC)→动态随机存储器(DRAM):
即存储器控制器向动态随机存储器发送命令等信号。
存储器控制器获取片上系统(SOC System On Chip)系统针对动态随机存储器的操作信息及地址，将其转换为符合相应动态随机存储器规范及时序要求的控制序列。
控制序列进入存储器物理接口后，通过存储器物理接口转换与处理后传输给动态随机存储器的端口，使得控制器发送的控制信号能够有效地传送到动态随机存储器的端口，实现对动态随机存储器的控制。
如模式寄存器设定(MRS)，读/写操作(READ/WRITE，行激活/预充电操作(ACT/PRE)等就是通过上述过程，由存储器控制器发送，然后经过物理接口传输给动态随机存储器的。
2.存储器控制器(MC)→动态随机存储器(DRAM):
即存储器控制器向动态随机存储器发送数据等信号。
存储器控制器将写控制及地址传送给存储器物理接口的同时，也将写数据(writedata wrdata)传输给了存储器物理接口，在存储器控制器时钟下，上升沿并行释放多组写数据给存储器物理接口，存储器物理接口对写数据进行并转串操作，从而将写数据以双沿触发(上升沿、下降沿)的方式，顺次传送给动态随机存储器数据端口，同时需要保证和存储器控制器写操作同样的写操作延迟(write latency)时序，确保数据正确写入动态随机存储器。
3.动态随机存储器(DRAM)→存储器控制器(MC):
即动态随机存储器向存储器控制器发送数据等信号。
存储器物理接口得到来自存储器控制器的读操作及地址并将其正确传输给动态随机存储器的端口。经过读操作延迟(RL Read Latency)后，读数据(Read data rddata)及读数据抓取信号(dqs/dqs_n)将从动态随机存储器的端口按照双沿触发的方式顺次输出给存储器物理接口，存储器物理接口需要正确的获取读数据，并对其进行串转并处理，然后以符合存储器控制器的时序要求将读数据输出给存储器控制器，从而完成存储器控制器对动态随机存储器的读操作过程；
综上所述，在存储器物理接口的工作过程中，主要以上述三方面的工作方式对控制命令、地址、读写数据进行协同处理，完成各类信息在存储器控制器和动态随机存储器之间的双向传输，在存储器控制器和动态随机存储器之间起着中转和媒介的作用。
从动态随机存储器应用系统层面来看，存储器控制器对动态随机存储器的操作，其本质是对数据(DATA)的存取与搬移。任何一个数据对于片上系统(SOC)的正常工作都是及其敏感和重要的，一旦任何一个环节工作出现偏差，存储器控制器对动态随机存储器的相应操作将失败，错误的存取数据可能会影响到片上系统工作的任何环节，使之失败，进一步导致系统工作失败。
在工作时钟结构方面，存储器控制器与存储器物理接口是在同一个时钟(clk)下工作的，而动态随机存储器的工作时钟(vclk)是经过存储器物理接口传输给动态随机存储器的。
对于上述三个工作过程中，前两者的信息传输方向都是从存储器控制器到动态随机存储器方向，因为存储器控制器和存储器物理接口是在同一时钟域下工作，所以，对于存储器物理接口而言，只要存储器控制器输入给存储器物理接口的控制、地址、数据信号满足存储器物理接口时序要求，即可正确有效的被获取并传输。
而对于第三种工作过程的读操作而言，动态随机存储器的工作时钟是经过存储器物理接口内部产生提供。当读操作信息被传送给动态随机存储器后，经过读操作延迟延时，读数据抓取信号时钟从动态随机存储器接口输出。持续触发读传输时间，同时读数据从动态随机存储器数据端口以双沿触发方式在读数据抓取信号时钟下顺次输出。
然而对于读数据而言，因为动态随机存储器输出的读数据抓取信号时钟与存储器控制器的工作时钟clk无直接关系，两者时钟相位为异步时钟关系，如何保证读数据在读数据抓取信号时钟域下被正确采样和如何保证读数据正确的从读数据抓取信号时钟域到主时钟clk时钟域的跨时钟域传输，是保证存储器物理接口可行性工作需要主要解决的两个重点。
对于解决如何正确采样读数据的问题进行设计分析，有几点考虑：
1)因为来自动态随机存储器的读数据抓取信号时钟只有在读操作后经过读操作延迟延时，动态随机存储器向外输出读数据时才会产生并输出读数据抓取信号时钟，所以读数据抓取信号时钟是一个间歇性产生、结束的时钟，且与读数据同时产生和结束。因此对于存储器物理接口而言，不能直接采用来自动态随机存储器的读数据抓取信号dqs时钟作为读数据的采样时钟，所以内部需要一个锁相环电路(DLL)，利用锁相环电路可以产生一个与动态随机存储器的读数据抓取信号时钟同相位的且持续产生时钟，作为存储器物理接口内部采样读数据的采样时钟，从而解决的采样读数据的时钟问题。
2)在读操作整个过程中，存储器控制器的读操作从进入存储器物理接口端口到传输给动态随机存储器端口，期间有一个存储器物理接口本身固有的信号延时Tphy_dly(存储器物理接口传输延迟)。动态随机存储器收到读命令后，内部经过读操作延迟延时后向外输出读数据给存储器物理接口。
3)考虑到板级电路环境下，从片上系统引脚到动态随机存储器芯片引脚之间的物理走线上也存在一定的模拟信号延时Ta_dly(板级模拟延迟)。在实际应用中，不同电路板加工工艺、工作电压、环境温度都会影响信号在板级走线传输的延迟时间。这个延迟的不同，会直接影响数据从动态随机存储器传输到存储器物理接口的时间点。
对于如何计算判断读数据返回的问题，在DDR3动态随机存储器中，有MPR(JEDEC规范中规定的功能)功能，借助此功能，控制器可以发送MPR读(MPRREAD)操作，然后等待数据返回物理接口存储器物理接口，以此来进行读通路的计算。
然而，这种方法有局限性，对于其它不同标准接口动态随机存储器(例如：DDR2/DDR/SDR DRAM)而言，MPR功能是没有的，所以,对于此类动态随机存储器的应用，没有类似的方法去进行读数据延迟计算。因此，当没有MPR功能的动态随机存储器芯片工作时，如何准确计算读数据返回时间依旧存在局限性。
发明内容
为了解决现有技术存在的问题，本发明提供一种用于动态随机存储器物理接口的自适应读通路延迟计算方法，该方法能够实现读数据延迟计算，简化了读通路延迟计算。
为实现上述目的，本发明采用以下技术手段：
根据本发明的第一方面：
一种用于DRAM物理接口的自适应读通路延迟计算方法，包括以下步骤：所述方法为在固定时刻对存储器物理接口输入读操作，之后对存储器物理接口与动态随机存储器一侧的数据端口进行监测，等待直至发现相应的信号波动时刻，锁定时间差。
优选的，包括以下步骤：
步骤1，写背景操作；
步骤2，采样时钟锁定操作；
步骤3，读数据信号背景操作；
步骤4，突发读操作；
步骤5，边沿检测操作；
步骤6，延迟锁定操作；
进一步优选的，所述步骤1写背景操作为对动态随机存储器的预设定的第一地址和第二地址分别进行无缝写操作。
更进一步优选的，所述预设定的第一地址和第二地址写入的值不同。
更进一步优选的，所述预设定的第一地址和第二地址写入的值分别为0或1。
进一步优选的，所述步骤2采样时钟锁定操作具体为进行无间隔连续发送合法读指令的无缝读操作；实现动态随机存储器持续输出读数据抓取信号时钟。
进一步优选的，所述步骤3读数据信号背景操作：对动态随机存储器的第一地址进行持续的无缝读操作，以读出步骤1中写入的第一地址的数据。
进一步优选的，所述步骤4突发读操作为对动态随机存储器的第二地址进行一次读操作；所述步骤3的最后一个第一地址的读操作依然为无缝读操作。
更进一步优选的，所述读出第二地址的数据到达存储器物理接口时，锁定输入指针，记录突发读操作发起的时刻T1。
进一步优选的，所述步骤5边沿检测操作为：在数据端口产生的持续的读出第一地址的数据后，出现读出第二地址的数据，第一地址的数据和相邻的第二地址的数据形成一个沿序列；检测沿序列的翻转，此时翻转时刻为突发读对应的返回数据。
更进一步优选的，所述沿序列为上升沿序列或下升沿序列。
进一步优选的，所述步骤6延迟锁定操作为：锁定输出指针，记录数据端口信号沿被检测到的时刻T2。
进一步优选的，在所述步骤5中，还包括错误预警操作；如果在边沿检测过程中，一直未发现信号翻转的事件发生，进入错误报警状态。
进一步优选的，所述进入错误报警状态后发出错误报警信号。
根据本发明的第二方面：
一种用于DRAM物理接口的自适应读通路延迟计算的电路，包括异步FIFO、指针控制、输入指针和输出指针、边沿检测、数据采样控制和锁存模块
FIFO用于存取读指令，产生读数据到达信号；
指针控制模块用于对指针进行锁定和置位功能；
输入指针和输出指针用来实现对读通路时间差的锁定和调节；
边沿检测模块对数据端口进行监测；
数据采样控制负责开启和关闭锁存模块；
锁存模块用于通过锁相环电路输出的读数据抓取信号对数据端口的数据进行锁存。
优选的，所述输入指针在动态随机存储器的工作时钟域下进行自加，输出指针在上述锁相环电路产生的持续读数据抓取信号时钟域下工作。
优选的，所述FIFO深度是可配置的。
优选的，所述边沿检测模块对数据端口进行监测为对数据端口的数据进行边沿翻转进行检测，检测到边沿翻转锁定输出指针值。
优选的，还包括预警模块，所述预警模块读检测过程中发生错误，则使能读错误信号。与现有技术相比，本发明具有以下优点：
本发明通过对存储器物理接口与动态随机存储器一侧的数据端口进行监测。这里的数据端口为：数据收发端口(dq端口)或读数据抓取信号端口(dqs端口)。
等待直至发现相应的信号波动时刻，从而锁定时间差，简化了读通路延迟计算的方法，实现了从存储器控制器发读操作时刻到相应的读数据到达存储器物理接口的时刻之间的时间差，可以通用于不同标准接口动态随机存储器(例如：DDR3/DDR2/DDR/SDR DRAM)等。提供了可配置FIFOFirst In First Out深度的接口，从而可以灵活的实现不同的工作条件下的设计需求。
进一步，自动化并准确的计算读通路延迟，提高了应用系统的工作可靠性。由于是自发实时发起操作进行计算，不同温度等工作条件下，均可以客观真实的得到当前的真实读通路延迟。
进一步，在信号翻转监测前，设定了信号的背景状态，所以无需考虑动态随机存储器工作状态中的读操作延迟信息，实时监测数据上的信号状态翻转即可，简化了工作中所需的参数信息。
进一步，本发明提供了异常报警机制，提高工作效率和系统工作的可靠性。
附图说明
图1为本发明的时序工作示意图；
图2为本发明的模块示意图；
图3为本发明读通路锁定示意图；
图4为本发明流程图。
具体实施方式
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
本发明如图1和图2所示，综合考虑整个读过程的各类延时对信号传输的影响，对存储器物理接口而言，能否正确的采样和传输数据决定了读操作过程能否正确的完成，其关键在于能否正确计算判断读数据的到来时刻，并及时采样获取。其本质在于对信号通路延时(从存储器控制器发读操作时刻到相应的读数据到达存储器物理接口的时刻之间的时间差)的计算和确定。考虑到动态随机存储器DRAM读操作时数据和读数据抓取信号(dqs)间歇性产生和结束的特点，分析动态随机存储器DRAM数据端口(dq)和读数据抓取信号(dqs)端口，动态随机存储器DRAM获取读操作命令一定时间后，动态随机存储器DRAM数据端口(dq)和读数据抓取信号(dqs)端口都会有相应的数据、dqs时钟信号的变化波动。而在一般空闲期间时，端口信号则为高阻态。可以考虑在固定时刻对存储器物理接口(PHY)输入读操作，之后对存储器物理接口PHY与动态随机存储器DRAM一侧的数据信号(dq)端口或读数据抓取信号(dqs)端口进行监测，等待直至发现相应的信号波动时刻，从而锁定时间差。
如图1本发明的时序工作示意图所示：
在初始状态下，输入与输出指针分别在CLK和DQS时钟下自然递增，当突发读1(或0)指令执行时，输入指针会被重置到0，这个时刻相当于被记录在输入指针为0的位置，然后继续自然递增；同时，边沿检测模块持续监控DQ返回来的数据状态，当检测到有边沿跳转时，则意味着此前执行的读指令对应的数据已经经过动态随机存储器DRAM输出并返到存储器物理接口(PHY)，这个时刻，则将输出指针重置到0，以记录读数据的返回时刻。据此，输入指针和输出指针分别在读指令发送时刻和数据返回时刻各自重置到0，这两个指针相同指针值的时间差即为整个读通路时间差(如图中所示：读通路时间差，具体是指图中“输入指针”的计数“0”到“输出指针”的计数“0”)。
在CLK和DQS持续工作的条件下，输入与输出指针将持续按照该时间差进行工作。当后续正常的读指令到达时，读指令在输入指针下存入FIFO的固定深度位置(如5或9)，经过固定时间(读通路时间差)后，输出指针工作到相同指针位置时(如5或9，图中所示)，就将FIFO中的读指令输出，输出的信号即为读数据到达信号，以表征此前的正常读指令对应的读数据已经返回。即，图中所示：“输入指针”的计数“5或9”到“输出指针”的计数“5或9”，它们之间有固定的前述“读通路时间差”。
这样即实现了自适应的计算和锁定读通路延迟的功能和目的。
如图2本发明的模块示意图所示：
本发明的电路主要包括异步FIFO、指针控制、输入指针和输出指针、边沿检测、数据采样控制和锁存模块。
FIFO用于存取读指令，产生读数据到达信号。
指针控制模块用于对指针进行锁定和置位功能。当图1中所示的来自于存储器控制器MC的读操作命令到达存储器物理接口(PHY)时，锁定输入指针值，即锁定存储器控制器MC读操作时刻。
输入指针和输出指针用来实现对读通路时间差的锁定和调节。输入指针在动态随机存储器的工作时钟域(VCLK)下进行自加，输出指针在上述锁相环电路(DLL)产生的持续读数据抓取信号(dqs)时钟域下工作。
边沿检测模块对数据端口dq进行监测，一旦监测到有边沿翻转的预期信号波动(上升沿或下降沿)，则锁定输出指针值，这样即实现了对数据返回到达时刻的锁定。此时相同指针值的输入指针与输出指针之间的时间差，锁定了从读操作到读数据从动态随机存储器DRAM返回到存储器物理接口PHY端口的时间差，即读通路时间差。
FIFO在两组指针所在的各自时钟下按照锁定的时间差进行存入与输出指令的工作。当后续读指针令每次执行时，在输入指针下被存入该异步FIFO，在FIFO中经过固定时间差后，被输出指针释放出，产生数据到达信号，该信号即表征该读操作对应的读数据到达存储器物理接口PHY端口的时刻。
数据采样控制是负责开启和关闭锁存模块。
锁存模块用于通过锁相环电路输出的读数据抓取信号(dqs)对数据端口(dq)的数据进行锁存。
当数据到达信号有效时，锁存模块利用DLL输出的dqs对DQ端口的数据进行锁存，从而正确适时的获取了读数据。之后，在经过数据通路，采样到的读数据被传输到MC端。
同时，本发明也提供了FIFO深度是可配置的，通过FIFO配置信号进行FIFO的深度配置，从而可以灵活的实现不同的读操作条件下的设计需求，在搭配不同的存储器控制器时，可以基于不同控制器的操作指令密集程度来调节FIFO深度，从而可以更加灵活的适配控制器
为了增加系统的稳定性和调试灵活性，本发明加入了预警机制，一旦在读检测过程中发生错误，则使能读错误信号(rd err)，主控方面获得读错误信号后，可以根据当前操作进度决定是否重新发送读操作或者采取其他错误调试功能，或者直接忽略当前错误状态，进一步执行后续操作。即本发明还可包括还包括预警模块(图中未示意)，所述预警模块读检测过程中发生错误，则使能读错误信号。
因为在信号传输中，数据信号(dq)或读数据抓取信号(dqs)的抖动和毛刺随时有可能发生，如果在读操作后预期的信号波动到来之前，有任何的抖动、毛刺，都有可能被错误的监测到，误判断为读操作应有的信号波动，从而使得时间差的锁定完全错误，以至对读数据的错误采样。
为处理此类问题，通过增加一个调节机制，产生一系列的操作以产生一个固定逻辑值的背景信号，来避免被监测信号的抖动和毛刺，如图3和图4所示。
如图3本发明读通路锁定示意图所示：
此处以先读0后读1为例(实际中也可以先读1后读0)，首先，对DRAM持续发送读0操作，这样在DRAM数据接口上会有持续输出的0数据，使得数据线上会有一个具体并稳定的0数据，避免其他抖动和毛刺带来的误判断风险。
在一系列读0操作之后，发送一个读1操作，使得读数据信号有一个由0向1的翻转，这样就可以使能检测模块能够明确的判断出数据信号的跳变，正确的获取数据到达的时刻点。
图4为本发明机制的工作过程和具体工作步骤：
如图4为本发明流程图所示：。该调节机制具体工作过程如下：
步骤1，写背景操作：
具体为写0背景操作或写1背景操作；
在存储器控制器操作动态随机存储器前，对动态随机存储器的两个预设定的地址(第一地址adr0和第二地址adr1)分别进行无缝写操作，确保对第一地址adr0、第二地址adr1分别写入确定的0和1，实现动态随机存储器写背景操作(写0、写1前后操作顺序均可)；
步骤2，采样时钟锁定操作：
具体为：进行无间隔连续发送合法读指令的无缝读操作。这里的无缝读操作即无间隔连续发送指令。以实现动态随机存储器持续输出读数据抓取信号dqs时钟。利用锁相环电路DLL可以产生一个与动态随机存储器的读数据抓取信号dqs时钟同相位的且持续产生时钟，作为存储器物理接口内部采样读数据的采样时钟，对于采样数据而言，这个内部产生的时钟讲更加稳定和可靠，从而解决的采样读数据的时钟问题，利用内部产生的读数据抓取信号dqs。
步骤3，读数据信号背景操作：
对DARM的第一地址adr0地址进行连续的无缝读操作，以读出步骤1中写入的0数据，按照规范，动态随机存储器数据端口将会持续输出0，确保了动态随机存储器的数据信号dq端口输出具有可靠且可预知的信号背景，避免了抖动或毛刺引入的不确定性；
步骤4，突发读操作：
对动态随机存储器的第二地址adr1进行一次读1操作(与步骤3的最后一个读0操作依然为无缝读操作)，读取步骤1中写入的1，依照读操作过程，数据1将会在一定时间延时后从动态随机存储器的数据端口输出，并到达存储器物理接口。同时，锁定输入指针，记录突发读操作发起的时刻T1；
(上述过程中，也可以在步骤2中，先无缝读取1，然后在步骤3中突发读0，从而在dq上形成一个由1变到0的下降沿翻转)。
步骤5，边沿检测操作：
在数据端口dq产生的持续的逻辑0信号的前提下，会预期的出现一个逻辑1信号，形成一个从0变到1的上升沿序列，(反之则为下降沿序列)。检测dq信号上的上升或下降沿的翻转，这个翻转时刻即为步骤4中的突发读对应的返回数据。在此过程中，由于在步骤3中设定了信号的背景状态，所以无需考虑动态随机存储器工作状态中的RL信息，实时监测数据上的信号状态翻转即可，简化了工作中所需的参数信息。
步骤6，延迟锁定操作：
锁定输出指针，记录数据端口dq信号沿被检测到的时刻T2；
同时，本发明还加入了报警机制，如果在边沿检测过程中，一直未发现信号翻转的事件发生，则意味着异常情况发生，此时进入错误报警状态。进入错误报警状态可以为发出错误报警信号等，表示数据信号状态有异常或其他功能异常，从而调试人员可以针对性的进行包括物理连接、系统配置等多中手段的检测和判定，避免了异常而导致的无限等待。
类似于上述的工作原理，在这个过程中，在读1操作到达存储器物理接口时进行异步FIFO输入指针值的锁定，同时检测数据dq端口信号序列，检测到上升沿时，即锁定输出指针值，这两个指针的值差即为读操作到读数据到达存储器物理接口的时间差T2-T1。
该过程中dq端口的上升沿到来前的信号序列是固定的逻辑0，与监测信号波动的方法相比，上升沿之间的信号的比较干净且可靠的，所以上升沿监测的时刻也是真是可信的，以此可以避免之前方法种由于信号抖动，毛刺而导致的误判断；
指针的调节工作完成后，在各自的时钟下工作，后续正常工作下的读操作命令进入异步FIFO，在固定时间差后，被输出指针放出，产生读数据到达信号，意味着相应的读数据的到达。然后，借助锁存数据的机制，对读数据进行持续触发时间长的锁存工作，完成数据的采样工作。
尽管以上结合附图对本发明的具体实施方案进行了描述，但本发明并不局限于上述的具体实施方案，上述的具体实施方案仅仅是示意性的、指导性的、而不是限制性的。
本领域的普通技术人员在本说明书的启示下，在不脱离本发明的权利要求所保护的范围的情况下，还可以做出很多种的形式，这些均属于本发明保护之列。

Claims (10)

1.一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于，包括以下步骤：
所述方法为在固定时刻对存储器物理接口输入读操作，之后对存储器物理接口与动态随机存储器一侧的数据端口进行监测，等待直至发现相应的信号波动时刻，锁定时间差。
2.如权利要求1所述的一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于，具体包括以下步骤：
步骤1，写背景操作；
步骤2，采样时钟锁定操作；
步骤3，读数据信号背景操作；
步骤4，突发读操作；
步骤5，边沿检测操作；
步骤6，延迟锁定操作。
3.如权利要求2所述的一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于：
所述步骤1写背景操作为对动态随机存储器的预设定的第一地址和第二地址分别进行无缝写操作。
4.如权利要求3所述的一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于：
所述预设定的第一地址和第二地址写入的值不同。
5.如权利要求4所述的一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于：
所述预设定的第一地址和第二地址写入的值分别为0或1。
6.如权利要求2所述的一种用于DRAM物理接口的自适应读通路延迟计算方法，其特征在于：
所述步骤2采样时钟锁定操作具体为进行无间隔连续发送合法读指令的无缝读操作；实现动态随机存储器持续输出读数据抓取信号时钟。
7.一种用于DRAM物理接口的自适应读通路延迟计算的电路，其特征在于：
包括异步FIFO、指针控制模块、输入指针和输出指针、边沿检测模块、数据采样控制模块和锁存模块；
FIFO用于存取读指令，产生读数据到达信号；
指针控制模块用于对指针进行锁定和置位功能；
输入指针和输出指针用来实现对读通路时间差的锁定和调节；
边沿检测模块对数据端口进行监测；
数据采样控制模块负责开启和关闭锁存模块；
锁存模块用于通过锁相环电路输出的读数据抓取信号对数据端口的数据进行锁存。
8.如权利要求7所述的一种用于DRAM物理接口的自适应读通路延迟计算的电路，其特征在于：
所述输入指针在动态随机存储器的工作时钟域下进行自加，输出指针在上述锁相环电路产生的持续读数据抓取信号时钟域下工作。
9.如权利要求7所述的一种用于DRAM物理接口的自适应读通路延迟计算的电路，其特征在于：
所述FIFO深度是可配置的。
10.如权利要求7所述的一种用于DRAM物理接口的自适应读通路延迟计算的电路，其特征在于：
所述边沿检测模块对数据端口进行监测为对数据端口的数据进行边沿翻转进行检测，检测到边沿翻转锁定输出指针值。
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