DE4125091C2

DE4125091C2 -

Info

Publication number: DE4125091C2
Application number: DE4125091A
Authority: DE
Inventors: Tadato Itami Hyogo Jp Yamagata
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-02
Filing date: 1991-07-29
Publication date: 1992-11-12
Also published as: US5228000A; DE4125091A1

Description

Die vorliegende Erfindung bezieht sich auf eine Testschaltung für eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1. Solche Testschaltungen werden in Halbleiterspeichereinrichtungen zum Testen eingesetzt, ob die Halbleiterspeichereinrichtung normal ist oder nicht.

Der Integrationsgrad eines dynamischen Direktzugriffsspeichers (im folgenden als DRAM bezeichnet) hat sich ungefähr in drei Jahren vervierfacht. Jetzt befinden sich 4-M Bit DRAMs in der Massenproduktion, und 16-M Bit und weiter 64-M Bit DRAMs werden entwickelt. Auf der anderen Seite ist wegen der Steigerung der Speicherkapazität eines DRAMs die Zeit zum Testen, ob der DRAM normal oder nicht ist, stark gestiegen, und die daraus resultierende Steigerung der Produktionskosten ist beträcht lich. Daher ist man zu einer Halbleiterspeichereinrichtung gekommen, die eine Testschaltung zum gleichzeitigen Schreiben einer Bit-Information in eine Mehrzahl von Speicherzellen eines DRAMs, zum gleichzeitigen Lesen der Mehrzahl von Bits der geschriebenen Bit-Information, zum gleichzeitigen Ausführen einer logischen Operation auch der gelesenen Bit-Information, zum Anlegen des Resultates der logischen Operation an einen Ausgang und zum Testen, ob das Schreiben und Lesen richtig ausgeführt ist, als Reaktion auf den ausgegebenen Wert eingesetzt wird. Durch Benutzen der Testschaltung ist es möglich, gleichzeitig eine Mehrzahl von Speicherzellen so zu testen, daß die Testzeit deutlich verringert werden kann.

Ein Beispiel eines eine wie oben beschriebene Testschaltung einsetzenden DRAMs ist in Fig. 12 gezeigt. Der in Fig. 12 gezeigte DRAM ist aus der U. S. 48 60 259 bekannt, bei dem in einem Normalbetriebsmodus Testfreigabesignale TE,/TE einen niedrigen Pegel bzw. "L" und einen hohen Pegel bzw. "H" annehmen, und wenn er in einem Testbetriebsmodus betrieben wird, nehmen die Signale TE,/TE "H" bzw. "L" an (der vorangestellte Schrägstrich wird hier zum Bezeichnen invertierter Signale an Stelle des Querstriches benutzt).

Eine Vielfalt von Verfahren zum Bewirken, daß die Testfrei gabesignale TE,/TE "H" bzw. "L" annehmen, sind vorgeschlagen zum Umschalten des DRAM in den Testmodus. Es gibt zum Beispiel eines, bei dem beim Übergehen eines Zeilenadreßtaktsignales /RAS, eines Spaltenadreßtaktsignales /CAS und eines Schaltfreigabesignales /WE zu einem Zeitpunkt, der als WCBR (/WE, /CAS vor /RAS) wie in Fig. 13 gezeigt bezeichnet wird, der DRAM von dem Normalmodus in den Testmodus übergeht. Wenn bewirkt wird, daß das Spaltenadreßtaktsignal /CAS und das Schreibfreigabesignal /WE "L" annehmen, bevor der Pegel des Zeilenadreßtaktsignales /RAS abgesenkt wird, geht der DRAM in den Testmodus über. Im Normalmodus kommt es nicht vor, daß sowohl das Spaltenadreßtaktsignal /CAS und das Schreibfrei gabesignal /WE auf "L" übergehen, bevor sich der Pegel des Zeilenadreßtaktsignales /RAS senkt. Dann nimmt das von einem Ausgang eines Taktgenerators 14 ausgegebene Testfreigabesignal TE den "H"-Zustand an, und das Testfreigabesignal /TE wird zu "L".

Wenn dagegen das Zeilenadreßtaktsignal /RAS und das Spalten adreßtaktsignal /CAS zu einem Zeitpunkt, der als CBR (/CAS vor RAS) wie in Fig. 14 gezeigt bezeichnet wird, übergeht, geht der Modus von dem Testmodus zurück zu dem Normalmodus. Wenn insbesondere bewirkt wird, daß das Spaltenadreßtaktsignal /CAS zu "L" wird, bevor sich der Pegel der Zeilenadreßtaktsignales /RAS absenkt, wobei das Schreibfreigabesignal /WE zu "H" wird, wird das als Ausgang des Taktgenerators 14 ausgebene Testfrei gabesignal TE zu "L" und das Testfreigabesignal /TE wird zu "H".

Im folgenden wird der Betrieb der in Fig. 12 gezeigten Halblei terspeichereinrichtung beschrieben.

(1) Betrieb im Normalmodus

Bei der in Fig. 12 gezeigten Halbleiterspeichereinrichtung wird im Normalmodus Lesen und Schreiben wie folgt beschrieben ausgeführt.

Zuerst wird während der Lesetätigkeit ein Adreßsignal Add (einschließlich eines Zeilenadreßsignales und eines Spalten adreßsignales) an einen Dekoder 1 angelegt. Der Dekoder 1 deko diert zum Beispiel das höchstwertige Bit des Zeilenadreß signales und das höchstwertige Bit des Spaltenadreßsignales des angelegten Adreßsignales Add und gibt zum Beispiel 4 Ein-Aus- Steuersignale aus. Diese Ein-Aus-Steuersignale werden an entsprechende Gates von Transistoren 4a-4d angelegt und schalten einen dieser Transistoren 4a-4d ein. Außerdem dekodiert der Dekoder 1 den Rest des Zeilenadreßsignales und Spaltenadreßsignales und legt den dekodierten Ausgang an ein Speicherzellenfeld 5 an.

Das Speicherzellenfeld 5 enthält eine Mehrzahl von Speicherzel len, die in einer Matrix angeordnet sind. Weiter ist das Speicherzellenfeld 5 in eine Mehrzahl von Unterfeldern unterteilt, 4 Unterfelder 5a-5d in Fig. 12. Bit-Information wird aus den entsprechenden Speicherzellen in entsprechenden Unterfeldern 5a-5d als Reaktion auf den dekodierten Ausgang des Dekoders 1 ausgelesen und an entsprechende Leseverstärker 6a-6d angelegt. Wie oben beschrieben wurde, befindet sich nur einer der Transistoren 4a-4d im EIN-Zustand. Daher wird nur eine Ein- Bit-Information aus der 4-Bit-Information, die aus den Unterfeldern 5a-5d ausgelesen ist, durch einen Leseverstärker 6a-6d zu einem Knoten N6 übertragen. In dem oben beschriebenen Normalmodus befindet sich das Testfreigabesignal /TE auf "H", und das Testfreigabesignal TE befindet sich auf "L", so daß ein Transistor 8 im EIN-Zustand ist und ein Transistor 9 im AUS- Zustand ist. Daher wird die an den Knoten N6 übertragene Bit- Information als Ausgabe durch einen Ausgangspuffer 7 an einen externen Ausgangstift D_OUT abgegeben.

Während des Schreibbetriebes wird nur einer von Transistoren 2a-2d als Reaktion auf die vier Ein/Aus-Steuersignale einge schaltet, die als Ausgangssignale von dem Dekoder 1 angelegt werden (sie werden als Ausgangssignale durch Dekodieren des höchstwertigen Bits des Zeilenadreßsignales und des höchstwertigen Bits des Spaltenadreßsignales angelegt). Dabei ist das Testfreigabesignal TE auf "L", so daß alle Transi storen 3a-3d im AUS-Zustand sind. Daher wird die an einen Eingang von dem externen Eingangsstift D_IN durch einen Eingangspuffer 10, der durch ein Signal W, das auf "H" während der Schreibtätigkeit liegt, zu einem der Unterfelder 5a-5d zugeführt. In jedem der Unterfelder 5a-5d wird eine entsprechende Speicherzelle als Reaktion auf das von dem Dekoder 1 zugeführte dekodierte Ausgangssignal ausgewählt. Daher wird wie oben beschrieben Bit-Information in die ausgewahlte Speicherzelle des mit der Bit-Information versehenen Unterfeldes geschrieben.

(2) Betrieb im Testmodus

Die in Fig. 12 gezeigte Halbleiterspeichereinrichtung wird wie im folgenden beschrieben im Testmodus betrieben.

Zuerst geht das Testfreigabesignal TE auf "H" während der Schreibtätigkeit im Testmodus, so daß alle Transistoren 3a-3d den EIN-Zustand annehmen. Daher wird von dem externen Eingabe stift D_IN angelegte Bit-Information über den Eingangspuffer 10 an alle Unterfelder 5a-5d angelegt. In den entsprechenden Unterfeldern 5a-5d wird die oben beschriebene Bit-Information gleichzeitig in die Speicherzellen geschrieben, die als Reaktion auf das dekodierte Ausgangssignal des Dekoders 1 ausgewählt sind, d. h. in die entsprechenden vier Speicherzel len.

Während der Lesetätigkeit wird die gespeicherte Bit-Information gleichzeitig aus den entsprechenden vier Speicherzellen der entsprechenden Unterfelder 5a-5d ausgelesen, die als Reaktion auf die dekodierte Ausgabe des Dekoders 1 ausgewählt sind. Die aus der ausgewählten Speicherzelle in jedem Unterfeld 5a-5d ausgelesene Bit-Information wird durch die Leseverstärker 6a-6d an einen Eingangsanschluß eines jeden der Exklusiv-ODER-Gatter 12a-12d angelegt. Die gelesene 4-Bit-Information ist zu diesem Zeitpunkt die Information, die gleichzeitig in die entspre chenden Speicherzellen der entsprechenden Unterfelder 5a-5d geschrieben ist. Ein erwarteter Datenwert mit dem gleichen Wert wie der Wert, der geschrieben wurde, wenn die 4-Bit- Information geschrieben wurde, wird als ein Eingang an den externen Eingangsstift D_IN gelegt. Der erwartete Datenwert wird über einen Eingangspuffer 11, der als Reaktion auf ein Signal R aktiviert wird, das "H" während der Lesetätigkeit annimmt, an den anderen Eingangsanschluß eines jeden der Exklusiv-ODER-Gatter 12a-12d gelegt. Wenn daher die geschriebene Information richtig gelesen ist, nehmen alle Ausgänge der Exklusiv-ODER-Gatter 12a-12d "L" an. Die Ausgänge der Exklusiv-ODER-Gatter 12a-12d werden weiter als Eingaben an ein ODER-Gatter 13 geführt. Wenn daher die geschriebene Information richtig gelesen ist, nimmt der Ausgang des ODER- Gatters 13 "L" an. Da das Testfreigabesignal /TE auf "L" liegt und das Testfreigabesignal TE auf "H" liegt, befindet sich der Transistor 8 im AUS-Zustand und der Transistor 9 im EIN-Zu stand. Dies bewirkt, daß der Ausgang des ODER-Gatters 13 als ein Ausgang an den externen Ausgangsstift D_OUT angelegt wird. Wenn die Halbleiterspeichereinrichtung normal tätig ist, wird ein Signal auf "L" als ein Ausgang an dem externen Ausgangs stift D_OUT zur Verfügung gestellt. Wenn in irgendeiner der entsprechenden Speicherzellen der entsprechenden Unterfelder 5a-5d Daten invertiert werden, nimmt der Ausgang von mindestens einem Exklusiv-ODER-Gatter 12a-12d "H" an, und der Ausgang des ODER-Gatters 13 nimmt ebenfalls "H" an. Wenn daher die Halblei terspeichereinrichtung fehlerhaft funktioniert, wird ein Signal auf "H" als Ausgang von dem externen Ausgangsstift D_OUT zur Verfügung gestellt.

Wie oben beschrieben wurde, ist es im Testmodus möglich, gleichzeitig den Speicherbetrieb einer Mehrzahl von Bits durch Bestimmen des Pegels des Ausgangssignales des externen Aus gangsstiftes D_OUT zu bestimmen.

Bei der in Fig. 12 gezeigten Testschaltung wird jedoch nur herausgefunden, daß es eine Abnormalität in einer der ent sprechenden Speicherzellen der entsprechenden Unterfelder 5a-5d gibt, es ist jedoch das Problem vorhanden, daß es nicht möglich ist, das Unterfeld mit der fehlerhaften Speicherzelle zu bestimmen.

Eine zum Lösen des oben beschriebenen Problemes geeignete Test schaltung ist in der JP-OS 63-2 41 791 (1988) gezeigt. Bei der in der genannten Offenlegungsschrift gezeigten Testschaltung werden die die Ausgänge, die den in Fig. 12 gezeigten Exklusiv- ODER-Gattern 12a-12d entsprechen, als Eingänge parallel zu einer Shift-Register-Schaltung zugeführt und einmal in jeder die Shift-Register-Schaltung darstellenden Verriegelungs schaltung gespeichert. Danach wird jede Verriege lungsschaltung (latch-Schaltung) in Reihe geschaltet und schiebt sequentiell den gespeicherten Wert heraus. Der serielle Ausgang der oben beschriebenen Shift- Register-Schaltung ist an einen externen Ausgangsstift gelegt. Darauf werden die den Exklusiv-ODER-Gattern 12a-12d in Fig. 12 entsprechenden Ausgänge seriell von dem externen Ausgangsstift gelesen.

Bei der in der JP-OS 63-2 41 791 (1988) gezeigten Testschaltung wird das Testbestimmungsresultat eines jeden Unterfeldes nacheinander als ein Ausgang von dem externen Ausgangsstift so zur Verfügung gestellt, daß es möglich zu wissen ist, welches Unterfeld die Speicherzelle mit dem Fehler enthält. Bei der in der JP-OS 63-2 41 791 (1988) gezeigten Testschaltung gibt es jedoch ein anderes Problem, daß nämlich die Ausgabe des Testresultates verzögert ist, da das Testbestimmungsresultat eines jeden Unterfeldes einmal in jeder Verriegelungsschaltung der Shiftregisterschaltung verriegelt werden muß. Weiterhin muß bei der in der JP-OS 63-2 41 791 (1988) gezeigten Testschaltung für jede Verriegelungsschaltung die Verbindung in eine Reihenverbindung geändert werden, nachdem jede die Shift- Registerschaltung darstellende Verriegelungsschaltung das Testbestimmungsresultat von jedem Unterfeld geholt hat. Folglich ist es nötig, eine Schaltung zum Umschalten der Verbindungszustände der Eingangsanschlüsse von jeder Verriege lungsschaltung vorzusehen. Folglich gibt es das Problem, daß die Struktur kompliziert wird, während der Betrieb wegen der Steuerung einer jeden Umschaltung ebenfalls kompliziert wird.

Es ist daher die der Erfindung zugrundeliegende Aufgabe, eine Testschaltung für eine Halbleiterspeichereinrichtung zu schaffen, bei der detaillierte Testresultate an einem einzigen Ausgangsstift erhalten werden können, wobei das Testresultat mit hoher Geschwindigkeit ausgegeben werden kann, ohne daß eine komplizierte Struktur oder ein komplizierter Betrieb nötig sind.

Diese Aufgabe wird durch eine Testschaltung für eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art gelöst, die durch die Merkmale des kennzeichnenden Teil des Patentanspruches 1 gekennzeichnet ist.

Bei dieser Testschaltung, bei der jede Schalteinrichtung sequentiell und selektiv durch die Schaltsteuerreinrichtung eingeschaltet wird, wird die Mehrzahl von Bits des parallelen Datenausganges der Verknüpfungseinrichtung seriell auf den einzelnen Ausgangsstift gelegt.

Daher kann ein Testresultat, das detaillierter ist als das durch die herkömmliche Halbleiterspeichereinrichtung, die in Fig. 12 gezeigt ist, erzielte Testresultat, von dem einzelnen Ausgangsstift erhalten werden. Da es weiterhin nicht nötig ist, den Ausgang der Verknüpfungseinrichtung einmal in jeder Ver riegelungshaltung der Shift-Registerschaltung zu verriegeln, wie es bei der in der JP-OS 63-2 41 791 (1988) gezeigten Test schaltung nötig ist, ist es möglich, das Testresultat mit hoher Geschwindigkeit auszugeben. Weiterhin ist eine Umschaltein richtung zum Ändern der Verbindungszustände von jeder Verriege lungsschaltung, die die Shiftregisterschaltung darstellen, nicht nötig, die Struktur ist einfach, und der Steuerbetrieb kann vereinfacht werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das die Struktur einer ersten Ausführungsform der Testschaltung dar stellt;

Fig. 2 ein Schaltdiagramm, das die Struktur des Shift- Registers genauer darstellt;

Fig. 3 ein Schaltdiagramm, das die Struktur der in Fig. 1 gezeigten Shift-Registerrückstellschal tung genauer zeigt;

Fig. 4 ein Schaltdiagramm, das die Struktur des in Fig. 1 gezeigten Schiebetaktgenerators genauer zeigt;

Fig. 5 ein Zeitablaufdiagramm, das den Betrieb der in Fig. 1 gezeigten Ausführungsform während des Testmodus zeigt;

Fig. 6 ein Zeitablaufdiagramm, das den Lesebetrieb während des Testmodus der in Fig. 1 gezeigten Ausführungsform genauer zeigt;

Fig. 7 ein Blockschaltbild der Struktur einer zweiten Ausführungsform;

Fig. 8 ein Schaltdiagramm der Struktur des in Fig. 7 gezeigten Shift-Registers in größerem Detail;

Fig. 9 ein Zeitablaufdiagramm der Lesetätigkeit im Testmodus der in Fig. 7 gezeigten Ausführungs form in größerem Detail;

Fig. 10 ein Blockschaltbild der Struktur einer dritten Ausführungsform;

Fig. 11 ein Zeitablaufdiagramm der Lesetätigkeit im Testmodus der in Fig. 10 gezeigten Ausführungs form in größerem Detail;

Fig. 12 ein Blockschaltbild der Struktur eines Beispie les einer herkömmlichen Halbleiterspeicherein richtung mit einer Testschaltung;

Fig. 13 ein Zeitablaufdiagramm der Umschalttätigkeit von dem Normalmodus in den Testmodus bei der in Fig. 12 gezeigten herkömmlichen Halbleiterspei chereinrichtung;

Fig. 14 ein Zeitablaufdiagramm der Umwechseltätigkeit von dem Testmodus in den Normalmodus bei der in Fig. 12 gezeigten herkömmlichen Halbleiterspei chereinrichtung.

Die Anordnung der in Fig. 1 gezeigten Ausführungsform ist die gleiche wie die der in Fig. 12 gezeigten herkömmlichen Halbleiterspeichereinrichtung mit den folgenden Ausnahmen. Ein ander entsprechende Teile tragen die gleichen Bezugszeichen, und ihre Beschreibung wird nicht noch einmal wiederholt.

Die in Fig. 1 gezeigte Ausführungsform unterscheidet sich von der in Fig. 12 gezeigten herkömmlichen Halbleiterspeicherein richtung dadurch, daß während des Lesebetriebes in dem Testmodus der Ein-Aus-Betrieb von Transistoren 18a-18d als Re aktion auf das Ausgangssignal von einem Schieberegister 15 ge steuert wird, und die Ausgangssignale von Exklusiv-ODER-Gattern 12a-12d werden seriell an den externen Ausgangsstift D_OUT gelegt. Die Tätigkeit des Schieberegisters 15 wird durch eine Schieberegisterrückstellschaltung 16 und einen Schiebetaktgene rator 17 gesteuert. Die Schieberegisterrückstellschaltung 16 erzeugt ein Rückstellsignal SRR auf der Grundlage eines Spal tenadreßtaktsignales /CAS und eines Zeilenadreßtaktsignales /RAS, die von außen als Eingabe daran angelegt werden, und legt es an jede Verriegelungsschaltung in dem Schieberegister 15 an. Der Schiebetaktgenerator 17 erzeugt Schiebetaktsignale Φ, /Φ auf der Grundlage eines Spaltenadreßtaktsignales /CAS, das von außen angelegt ist, und eines Testfreigabesignales TE, das von einem Taktgenerator 14 angelegt wird, und legt sie an das Schieberegister 15 an. Das Schieberegister 15 führt die Schie betätigkeit synchron mit den von dem Schiebetaktgenerator 17 angelegten Schiebetaktsignalen Φ, /Φ aus.

Bei der in Fig. 1 gezeigten Ausführungsform legt im Normalmodus der Taktgenerator 14 das Testfreigabesignal TE auf "L" und das Testfreigabe /TE auf "H" auf der Grundlage des Zeilenadreß taktsignales /RAS, des Spaltenadreßtaktsignales /CAS und des Schreibfreigabesignales /WE, und führt die Schreibtätigkeit und die Lesetätigkeit auf die gleiche Weise wie bei der in Fig. 12 gezeigten herkömmlichen Halbleiterspeichereinrichtung durch.

Andererseits legt der Taktgenerator 14 im Testmodus das Test freigabesignal TE auf "H" und das Testfreigabesignal /TE auf "L" auf der Grundlage des Zeilenadreßtaktsignales /RAS des Spaltenadreßtaktsignales /CAS und des Schreibfreigabesignales /WE. Während der Schreibtätigkeit im Testmodus wird Bit-Infor mation der gleichen Logikpegel in die entsprechende Speicher zelle eines jeden Unterfeldes 5a-5d auf die gleiche Weise wie bei der in Fig. 12 gezeigten Halbleiterspeichereinrichtung ge schrieben.

Bei der in Fig. 1 gezeigten Ausführungsform wird während der Lesetätigkeit im Testmodus Bit-Information aus der entsprechen den Speicherzelle eines jeden Unterfeldes 5a-5d auf die gleiche Weise wie bei der in Fig. 12 gezeigten herkömmlichen Halblei terspeichereinrichtung gelesen. Die Übereinstimmung bzw. Nichtüberein stimmung der gelesenen Bit-Information und der erwarteten In formation (Information des gleichen Logikpegels wie die in jede Speicherzelle geschriebene Information, die zu der Zeit gewählt ist), die als Eingabe daran von dem externen Eingangsstift D_IN angelegt ist, wird durch jede der Exklusiv-ODER-Schaltungen 12a-12d bestimmt. Ein erster Ausgang N1 des Schieberegisters 15 nimmt zuerst "H" an, und dadurch wird ein Transistor 18a einge schaltet. Als Ergebnis wird der Ausgang der Exklusiv-ODER- Schaltung 12a durch den Transistor 18a an den Transistor 9 angelegt. Dann geht ein zweiter Ausgang N2 des Schieberegisters 15 auf "H" durch die Schiebetätigkeit, und dadurch wird ein Transistor 18b eingeschaltet. Als Ergebnis wird der Ausgang des Exklusiv-ODER-Gatters 12b durch den Transistor 18b an den Tran sistor 9 angelegt. Dann gehen auf die gleiche Weise die Ausgänge der Exklusiv-ODER-Schaltungen 12c, 12d nacheinander zu dem Transistor 9. Im Testmodus ist der Pegel des Testfreigabe signales TE auf "H", so daß der Transistor 9 im EIN-Zustand ist. Folglich werden die Ausgänge eines jeden Exklusiv-ODER-Gatters 12a-12d nacheinander als Ausgabe davon durch den Transistor 9 an den externen Ausgangsstift D_OUT gelegt.

Das Schieberegister 15 ist, wie zum Beispiel in Fig. 2 gezeigt ist, zusammengesetzt. Das Schieberegister 15 enthält acht Verriegelungsschaltungen L1-L8 vom Verhältnistyp. Die Verrie gelungsschaltungen (latch-Schaltungen) L1-L8 sind in Reihe mit einander durch Transistoren 19-26 geschaltet. Ein Schiebe taktsignal Φ wird von dem Schiebetaktgenerator 17 an jedes Gate der Transistoren 19, 21, 23 und 25 der Transistoren 19-26 ge legt. Ein Schiebetaktsignal /Φ wird von dem Schiebetaktgene rator 17 an jedes Gate der Transistoren 20, 22, 24 und 26 gelegt. Weiterhin werden die Ausgangssignale der Ver riegelungsschaltungen L2, L4, L6 und L8 durch Inverter IN1, IN2, IN3 und IN4 invertiert und an die Gates der Transistoren 18a-18d in Fig. 1 als das erste bis vierte Ausgangssignal N1-N4 des Schieberegisters 15 gelegt. Ein Leitungsanschluß eines jeden von Transistoren 40-43, deren jeweiliges Gate mit einem Rückstellsignal SRR von der Schieberegisterrückstellschaltung 16 beaufschlagt wird, ist mit der Eingangsseite eines jeden der ungeradzahligen Verriegelungsschaltungen L1, L3, L5 und L7 ver bunden. Der andere Leitungsanschluß des mit der Verriegelungs schaltung L1 verbundenen Transistors 40 liegt auf Masse. Die anderen Leitungsanschlüsse der jeweiligen Transistoren 41-43, die mit den Verriegelungsschaltungen L3, L5 bzw. L7 verbunden sind, ist mit der Versorgungsspannung Vcc verbunden.

Die Schieberegisterrückstellschaltung 16 von Fig. 1 wird durch eine zum Beispiel in Fig. 3 gezeigte Schaltung verwirklicht. Die Schieberegisterrückstellschaltung 16 weist ein Flip-Flop 46 auf, das durch NAND-Gatter 44, 45, die über Kreuz miteinander verbunden sind, AND-Gatter 47, 48, eine Verzögerungsschaltung 49 und einen Inverter 50 verwirklicht wird. Ein Zeilenadreß taktsignal /RAS und Spaltenadreßtaktsignal /CAS werden als Eingänge an das AND-Gatter 48 gelegt. Der Ausgang des AND- Gatters 48 wird einerseits direkt an einen Eingangsanschluß des NAND-Gatters 45 gelegt und auf der anderen Seite durch die Ver zögerungsschaltung 49 verzögert, dann durch den Inverter 50 in vertiert und an einen Eingangsanschluß des NAND-Gatters 44 gelegt. Der Ausgang des NAND-Gatters 45 und der Ausgang des AND-Gatters 48 werden an das AND-Gatter 47 gelegt. Der Ausgang des AND-Gatters 47 wird ein Ausgang der Schieberegisterrück stellschaltung 16.

Es wird der Betrieb der in Fig. 3 gezeigten Schieberegister rückstellschaltung für den Fall betrachtet, bei dem das Zeilen adreßtaktsignal /RAS und das Spaltenadreßtaktsignal /CAS beide auf "H" liegen, wobei der Ausgang des AND-Gatters 44 auf "L" liegt und der Ausgang des NAND-Gatters 45 auf "H" liegt. In diesem Fall nimmt der Ausgang des AND-Gatters 48 "H" an und wird an den Eingang des NAND-Gatters 45 gelegt. Der Ausgang des AND- Gatters 48, der auf "H" liegt, wird durch die Verzögerungs schaltung 49 an den Inverter 50 gelegt, so daß der Inverter 50 zu dieser Zeit auf "H" verbleibt. Folglich bleibt der Ausgang des NAND-Gatters 44 auf "L" und der Ausgang des NAND-Gatters 45 bleibt auf "H". Daher werden Signale auf "H" von dem NAND-Gat ter 45 und AND-Gatter 48 an das AND-Gatter 47 gelegt, und der Ausgang des AND-Gatters 47 liegt auf "H". Darauf folgend geht der Ausgang des Inverters 50 auf "L". Folglich nimmt der Ausgang des NAND-Gatters 47 "L" an und als Resultat geht der Ausgang des AND-Gatters 47 auf "L". Wenn folglich das Zeilenadreßtaktsignal /RAS und das Spaltenadreßtaktsignal /CAS auf "H" gehen, ist der Ausgang des AND-Gatters 47, d. h. der Ausgang der Schieberegisterrückstellschaltung 16 auf "H" nur für eine vorgeschriebene Zeit. Mit anderen Worten, wenn das Zeilenadreßtaktsignal /RAS und das Spaltenadreßtaktsignal /CAS auf "H" gehen, wird das Rückstellsignal SRR nur für eine vorgeschriebene Zeit aktiviert.

Der in Fig. 1 gezeigte Schiebetaktgenerator wird zum Beispiel durch eine in Fig. 4 gezeigte Schaltung verwirklicht. Der Schiebetaktgenerator 17 weist einen Inverter 51, ein NAND- Gatter 52 und einen Inverter 53 auf. Ein Testfreigabesignal TE wird von dem Taktgenerator 14 in Fig. 1 an einen Eingangsan schluß des NAND-Gatters 52 angelegt. Ein invertiertes Signal eines Spaltenadreßtaktsignales /CAS wird von dem Inverter 51 an den anderen Eingangsanschluß des NAND-Gatters 52 gelegt. Der Ausgang des NAND-Gatters 52 wird als ein Schiebetaktsignal /Φ zum Schieben des in Fig. 1 und 2 gezeigten Registers 15 vorgesehen. Weiterhin wird der Ausgang des NAND-Gatters 52 in dem Inverter 53 invertiert und dann als ein Schiebetaktsignal Φ an das in Fig. 1 und 2 gezeigte Schieberegister 15 angelegt. Während des Testmodus liegt das Testfreigabesignal TE auf "H", so daß für den Fall, daß das Spaltenadreßtaktsignal /CAS auf "H" ist, der Ausgang des NAND-Gatters 52, d. h. das Schiebe taktsignal /Φ auf "H" geht, und der Ausgang des Inverters 53, d. h. das Schiebetaktsignal Φ auf "L" geht. Wenn umgekehrt das Spaltenadreßtaktsignal /CAS auf "L" liegt, geht das Schiebe taktsignal /Φ auf "L", und das Schiebetaktsignal Φ geht auf "H".

Fig. 5 ist ein den Betrieb im Testmodus der in Fig. 1 gezeig ten Ausführungsform darstellendes Zeitablaufdiagramm . Fig. 6 ist ein Zeitablaufdiagramm, das detaillierter die Lesetätigkeit in dem Testmodus zeigt (der Teil, der mit LESEN in Fig. 5 be zeichnet ist). Da ein wesentliches Merkmal der Testschaltung für den Lesebetrieb im Testmodus wichtig ist, wird der Betrieb im folgenden im Detail unter Bezugnahme auf die Zeitablaufdia gramme der Fig. 5 und 6 beschrieben. Wenn wie oben beschrieben ist, daß Spaltenadreßtaktsignal /CAS und das Zeilenadreßtakt signal /RAS beide auf "H" gehen, setzt die Schieberegisterrück stellschaltung 16 das Rückstellsignal SRR auf den aktiven Pegel ("H" nur für eine vorgeschriebene Zeit). Der Schiebetaktgene rator 17 bewirkt, daß das Schiebetaktsignal /Φ auf "H" geht und das Schiebetaktsignal Φ auf "L" geht, und wenn das Spalten adreßtaktsignal /CAS auf "L" ist, bewirkt er, daß das Schiebe taktsignal /Φ auf "L" geht und das Schiebetaktsignal Φ auf "H" geht.

Wenn sowohl das Zeilenadreßtaktsignal /RAS und das Spalten adreßtaktsignal /CAS beide auf "H" gehen, bewirkt die Schiebe registerrückstellschaltung 16, daß das Rückstellsignal SRR auf einen aktiven Pegel ("H") geht, wie oben beschrieben wurde. Das aktivierte Rückstellsignal SRR wird an jedes Gate der in Fig. 2 gezeigten Transistoren 40-43 angelegt. Als Resultat schalten die Transistoren 40-43 ein, ein Signal auf "L" wird an die Eingangsseite der Verriegelungsschaltung L1 angelegt, und ein Signal auf "H" wird an die Eingangsseite der anderen Verriege lungsschaltungen L3, L5 und L7 gelegt. Zu dieser Zeit ist das Spaltenadreßtaktsignal /CAS auf "H", so daß die von dem Schiebetaktgenerator 17 erzeugten Schiebetaktsignale Φ, /Φ auf "L" bzw. "H" liegen. Daher sind die Transistoren 20, 22, 24 und 26 in Fig. 2 in dem EIN-Zustand. Folglich holen die Verriege lungsschaltungen L2, L4, L6 und L8 die in den Verriegelungs schaltungen L1, L3, L5 und L7 gehaltenen Daten. Daraufhin geht der Ausgang der Verriegelungsschaltung L2 auf "L", und die Aus gänge der Verriegelungsschaltungen L4, L6 und L8 gehen auf "H". Folglich geht der Ausgang N1 des Inverters IN1 auf "H", und die Ausgänge N2-N4 der anderen Inverter IN2-IN4 gehen auf "L". Dadurch wird der in Fig. 1 gezeigte Transistor 18a einge schaltet.

Wenn dann der Pegel des Zeilenadreßtaktsignales /RAS auf "L" fällt, wird ein Zeilenadreßsignal 27 (siehe Fig. 5 und 6) zu dem Dekoder 1 geholt, und wenn der Pegel des Spaltenadreßtakt signales /CAS auf "L" fällt, wird ein Spaltenadreßsignal 28 (siehe Fig. 5 und 6) zu dem Dekoder 1 geholt.

Zu diesem Zeitpunkt nimmt als Reaktion des Fallens des Pegels des Spaltenadreßtaktsignales /CAS das Schiebetaktsignal Φ "H" und /Φ "L" an. Dadurch werden die Transistoren 19, 21, 23 und 25 in Fig. 2 eingeschaltet, und die Transistoren 20, 22, 24 und 26 werden ausgeschaltet. Als Resultat wird ein invertiertes Signal des Ausganges der Verriegelungsschaltung L8, d. h. ein Signal "L" im Ausgangsanschluß der Verriegelungsschaltung L1 verriegelt, ein invertiertes Signal des Ausganges der Verriegelungsschaltung L2, d. h. ein Signal auf dem Pegel "H" wird in dem Ausgangsanschluß der Verriegelungsschaltung L3 verriegelt, ein invertiertes Signal des Ausganges der Verriege lungsschaltung L4, d. h. ein Signal auf "L" wird in dem Ausgangsanschluß der Verriegelungsschaltung L5 verriegelt und ein invertiertes Signal des Ausganges der Verriegelungs schaltung L6, d. h. ein Signal auf "L" wird in dem Ausgangsan schluß der Verriegelungsschaltung L7 verriegelt. Jetzt sind die Transistoren 20, 22, 24 und 26 im AUS-Zustand, so daß keine Veränderungen an den Ausgängen N1-N4 der Inverter IN1-IN4 auf treten.

Daraufhin wird der Ausgang des Exklusiv-ODER-Gatters 12a, d. h. das Testbestimmungsresultat der ausgewählten Speicherzelle im Unterfeld 5a durch den Transistor 18a und den Transistor 9, (der im EIN-Zustand ist, da das Testfreigabesignal TE auf "H" liegt) an den externen Ausgangsstift D_OUT gelegt. Das als ein Ausgangssignal an den externen Ausgangsstift D_OUT angelegte Testbestimmungsresultat wird zu diesem Zeitpunkt durch das Be zugszeichen 30 in Fig. 5 und 6 bezeichnet.

Wenn dann der Pegel des Spaltenadreßtaktsignales /CAS auf "H" steigt, ändert sich der Pegel des Schiebetaktsignales Φ auf "L" und der des Signales /Φ ändert sich auf "H", und die Transi storen 20, 22, 24 und 26 schalten ein, und die Transistoren 19, 21, 23 und 25 schalten ab. Folglich wird ein invertiertes Signal des Ausganges der Verriegelungsschaltung L1, d. h. ein Signal auf "H" in dem Ausgangsanschluß der Verriegelungs schaltung L2 verriegelt, ein invertiertes Signal des Ausganges der Verriegelungsschaltung L3, d. h. ein Signal auf "L" wird in dem Ausgangsanschluß der Verriegelungsschaltung L4 verriegelt, ein invertiertes Signal des Ausganges der Verriegelungsschal tung L5, d. h. ein Signal auf "H" wird in dem Ausgangsanschluß der Verriegelungsschaltung L6 verriegelt, und ein invertiertes Signal des Ausganges der Verriegelungsschaltung L7, d. h. ein Signal auf "H" wird in dem Ausgangsanschluß der Verriegelungs schaltung L8 verriegelt. Als Resultat nimmt der Ausgang N2 des Inverter IN2 "H" an, die Ausgänge N1, N3 und N4 der anderen Inverter IN1, IN3 und IN4 gehen auf "L". Das bedeutet, daß das Signal "H" um eine Stufe verschoben ist. Dadurch werden die Transistoren 18a, 18c und 18d abgeschaltet und der Transistor 18b schaltet ein. Als Resultat wird der Ausgang des Exklusiv- ODER-Gatters 12b an den externen Ausgangsstift D_OUT gelegt, wie in Fig. 5 und 6 unter Bezugnahme auf das Bezugszeichen 31 gezeigt ist. Dann wird jedesmal auf die gleiche Weise, wenn der Pegel des Spaltenadreßtaktsignales /CAS auf "H" steigt, der Ausgang der Exklusiv-ODER-Gatter 12c, 12d als Ausgang von dem externen Ausgangsstift D_OUT abgegeben (siehe die Signale in Fig. 5 und 6 mit den Bezugszeichen 32, 33).

Die zweite in Fig. 7 gezeigte Ausführungsform unterscheidet sich von der ersten in Fig. 1 gezeigten Ausführungsform dadurch, daß, wenn die Ausgänge der Exklusiv-ODER-Gatter 12a, 12b als Eingänge an ein ODER-Gatter 35 gelegt werden und die Ausgänge der Exklusiv-ODER-Gatter 12c, 12d als Eingänge an ein ODER-Gatter 36 gelegt werden, die Testbestimmungsresultate der Unterfelder 5a, 5b auf eins reduziert sind und die Testbestim mungsresultate der Unterfelder 5c, 5d auf eins reduziert sind, wie in Fig. 7 gezeigt ist. Wenn es einen Fehler in der Spei cherzelle von einem der Unterfelder 5a, oder 5b gibt, geht der Ausgang des ODER-Gatters 35 auf "H", und wenn ein Fehler in einer Speicherzelle von einem der Unterfelder 5c, 5d vorliegt, geht der Ausgang des ODER-Gatters 36 auf "H".

Dann werden die Ausgänge der oben beschriebenen ODER-Gatter 35, 36 durch Transistoren 37, 38, die durch die Ausgänge N7, N8 eines Schieberegister 34 gesteuert werden, den Transistoren 9, der durch ein Testfreigabesignal TE gesteuert wird, und den Ausgangspuffer 7 an den externen Ausgangsstift D_OUT gelegt.

Ein Schieberegister mit 2 Stufen, wie es zum Beispiel in Fig. 8 gezeigt ist, wird als Schieberegister 34 in Fig. 7 benutzt. Die Struktur der anderen Teile der in Fig. 7 gezeigten Ausführungs form sind die gleichen wie die der in Fig. 1 gezeigten Ausfüh rungsform, so daß die entsprechenden Teile die gleichen Bezugs zeichen erhalten haben und ihre Beschreibung nicht noch einmal wiederholt wird.

Fig. 9 ist ein Zeitablaufdiagramm, in dem die Lesetätigkeit im Testmodus der in Fig. 7 gezeigten Ausführungsform dargestellt ist. Wie aus Fig. 9 ersichtlich ist, ist die durch die in Fig. 7 gezeigte Ausführungsform ausgeführte Tätigkeit im wesent lichen die gleiche wie die der in Fig. 1 gezeigten Ausführungs form mit der Ausnahme, daß die Zahl der Stufen des Schieberegi sters verringert ist. In Fig. 9 bedeutet das, daß durch das Be zugszeichen 391 bezeichnete Signal den Testbestimmungsresultat ausgang der Unterfelder 5a und 5b und das durch das Bezugszei chen 401 bezeichnete Signal ist der Testbestimmungsresultat ausgang der Unterfelder 5c und 5d.

Da bei der in Fig. 7 gezeigten Ausführungsform der Betrag der Information der Testbestimmungsresultatdaten, die nach außen abgegeben werden, geringer als bei der in Fig. 1 gezeigten Ausführungsform ist, ist die zum Lesen beim Testmodus benötigte Zeit kürzer als bei der in Fig. 1 gezeigten Ausführungsform, und zwar im Verhältnis des Betrages der Information, um den die Testbestimmungsresultatdaten verringert werden.

Die in Fig. 10 gezeigte Ausführungform unterscheidet sich von der in Fig. 1 gezeigten Ausführungsform folgendermaßen. Bei der in Fig. 10 gezeigten Ausführungsform werden die Ausgänge der Leseverstärker 6a, 6b, d. h. die aus den Unterfeldern 5a, 5b gelesene Bit-Information als Eingaben an Exklusiv-ODER-Gatter 135 angelegt, und die Ausgänge der Leseverstärker 6c, 6d, d. h. die von den Unterfeldern 5c, 5d ausgelesene Bit-Information werden als Eingaben an Exklusiv-ODER-Gatter 136 angelegt. Ins besondere wird bei der in Fig. 10 gezeigten Ausführungsform ein Test durch Bestimmung der Übereinstimmung oder Nichtüberein stimmung der Logikwerte der Bit-Information durchgeführt, die simultan von den Exklusiv-ODER-Gattern 135, 136 gelesen werden, und Erwartungswertdaten werden nicht benutzt. Die Ausgänge der Exklusiv-ODER-Gatter 135, 136 werden durch die Transistoren 37, 38, die durch die Ausgänge N7, N8 des Schieberegisters 34 gesteuert werden, durch den Transistor 9, der durch das Testfreigabesignal TE gesteuert wird, und durch den Ausgangspuffer 7 an den externen Ausgangsstift D_OUT gelegt. Die Struktur des Schieberegisters 34 ist die gleiche wie des Schieberegisters 34 in Fig. 7 und wird zum Beispiel durch die in Fig. 8 gezeigte Schaltungen verwirklicht. Die Struktur der anderen Teile der in Fig. 10 gezeigten Ausführungsform ist die gleiche wie die der in Fig. 1 gezeigte Ausführungsform, so daß die entsprechende Teile mit dem gleichen Bezugszeichen versehen sind und ihre Beschreibung nicht wiederholt wird.

Wie in Fig. 11 gezeigt ist, ist die Lesetätigkeit im Testmodus bei der in Fig. 10 gezeigten Ausführungsform genau die gleiche wie bei der in Fig. 7 gezeigten Ausführungsform, wobei die Ausnahme gegeben ist, daß Erwartungswertdaten nicht als Eingang von dem externen Eingangsstift D_IN angelegt werden.

Obwohl bei der in Fig. 10 gezeigten Ausführungsform der Betrag der Information der Testbestimmungsresultatdaten, die nach außen gegeben werden, weniger als bei der in Fig. 1 gezeigten Ausführungsform ist, wird die zum Lesen im Testmodus benötigte Zeit kürzer als bei der in Fig. 1 gezeigten Ausführungsform proportional zu dem Betrag der Information der Testbestimmungsresultatdaten, um den dieser geringer ist, wie bei der in Fig. 7 gezeigten Ausführungsform. Weiterhin ist bei der in Fig. 10 gezeigten Ausführungsform die Steuerung im Testmodus vereinfacht, da es nicht nötig ist, von außen Erwartungswertdaten als Eingabe im Testmodus anzulegen.

Während in den drei oben beschriebenen Ausführungsformen das Speicherzellenfeld in vier Unterfelder unterteilt ist, ist die Zahl der Unterteilungen nicht auf vier beschränkt und kann je nach Gegebenheit wahlweise geändert werden. Während bei den oben beschriebenen Ausführungsformen ein Test für einen DRAM beschrieben ist, können auch andere Halbleiterspeichereinrich tungen als DRAM mit der Testschaltung versehen werden.

Claims

1. Testschaltung für eine Halbleiterspeichereinrichtung mit einem in eine Mehrzahl von Unterfeldern (5a-5d) unterteilten Speicherzellenfeld (5), mit

- einer Schreibeinrichtung (1, 2a-2d, 3a-3d, 10, D_IN) zum Schreiben von Bit-Information des gleichen Logikpegels in eine entsprechende Speicherzelle in jedem der Unterfelder (5a-5d);
- einer Leseeinrichtung (1, 6a-6d, 4a-4d) zum Lesen der gespeicherten Information aus der entsprechenden Speicherzelle eines jeden der Unterfelder (5a-5d), in die durch die Schreibeinrichtungen (1, 2a-2d, 3a-3d, 10, D_IN) geschrieben worden ist;
- einer logischen Verknüpfungseinrichtung zum Ausführen eines Vergleiches von in den Speicherzellen in jedem Unterfeld (5a-5d) gespeicherten Informationen, die durch die Leseeinrichtung (1, 6a-6d, 4a-4d) gelesen worden sind und zur Erzeugung eines Testresultates in Form einer Mehrzahl von Bits von Paralleldaten;
- einem einzigen Ausgangsstift (D_OUT) zum Herausführen des Testresultates der logischen Verknüpfungseinrichtungen nach außen;

gekennzeichnet durch:

- eine Mehrzahl von zwischen den entsprechenden Bits des von der logischen Verknüfpungseinrichtung (12a-12d; 12a-12d, 35, 36; 135, 136) ausgegebenen Testresultates und dem einzigen Ausgangsstift (D_OUT) vorgesehene, elektronisch steuerbare Schalteinrichtungen (18a-18d; 37, 38) und
- eine Schaltsteuereinrichtung (17, 15; 17, 15, 34) zum sequentiellen und selektiven Einschalten einer jeden der Schalteinrichtungen (18a-18d; 37, 38) zum seriellen Anlegen der Paralleldaten der logischen Verknüpfungseinrichtung (12a-12d; 12a-12d, 35, 36; 135, 136) an den einzelnen Ausgangsstift (D_OUT).

2. Testschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Verknüpfungseinrichtung (12a-12d) die Testresultatausgabe für jedes Unterfeld (5a-5d) vorsieht.

3. Testschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die logische Verknüpfungseinrichtung eine Mehrzahl von Logikgliedern (12a-12d) zum Bestimmen der Übereinstimmung/Nichtübereinstimmung der aus der Speicherzelle eines jeden Unterfeldes (5a-5d) gelesenen Information und von erwarteter Information enthält.

4. Testschaltung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die logische Verknüpfungseinrichtung (12a-12d, 35, 36; 135, 136) die Zahl der Testresultatausgaben auf eine Zahl kleiner als die Zahl die Unterfelder (5a-5d) zum Vorsehen dieser als Ausgabe durch Bilden von vorgeschriebenen Gruppen von Testresultatausgaben reduziert.

5. Testschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die logische Verknüpfungseinrichtung aufweist:

- eine Mehrzahl von ersten Logikgattern (12a-12d) zum Bestimmen der Übereinstimmung/Nichtübereinstimmung von aus der Speicherzelle eines jeden Unterfeldes gelesener Information und erwarteter Information und
- eine Mehrzahl von zweiten Logikgattern (35, 36) zum Ausführen einer logischen Verknüpfung jeder Ausgabe der Mehrzahl von ersten Logikgliedern (12a-12d) für jede vorgeschriebene Gruppe zum Bestimmen, ob die Logikpegel der entsprechenden Ausgaben der entsprechenden Gruppen einander entsprechen oder nicht.

6. Testschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die logische Verknüpfungseinrichtung eine Mehrzahl von Logikgattern (135, 136) zum Ausführen einer logischen Verknüpfung der in jeder Speicherzelle in jedem Unterfeld (5a-5d) gespeicherten Information für jede vorgeschriebene Gruppe zum Bestimmen, ob die Logikpegel der gelesenen gespeicherten Information in den entsprechenden Gruppen einander entspricht oder nicht, aufweist.