DE19823931A1 - Testmustergeneratorschaltung für ein IC-Testgerät - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Testmustergeneratorschaltung für ein zum Testen von ICs ausgelegtes Testgerät.

Ein Testgerät bzw. eine Testanordnung zum Testen einer integrierten Halbleiterschaltung (im folgenden vereinfacht als IC bezeichnet) weist einen Testmustergenerator auf, der ein Testmu­ ster und weiterhin ein Erwartungswertmuster erzeugt und das Testmuster an das im Test befindliche Bauelement, d. h. an einen IC, anlegt, wobei das von dem im Test befindlichen Bauelement erhaltene Antwortsignal mit dem Erwartungswertmuster verglichen wird, um zu erkennen, ob zwischen diesen Mustern eine Übereinstimmung vorhanden ist oder nicht. Das Ergebnis dieser Ermittlung wird in einem Speicher gespeichert. In einer herkömmlichen Testmu­ stergeneratorschaltung ist die Anzahl von Bits, die für das Testmuster je Testerkanal erzeugt werden, auf einen konstanten Wert festgelegt. Wenn es nun gewünscht sein sollte, eine Vielzahl von Wellenformen und von entsprechenden Erwartungswertmustern zu erzeugen oder einen Test mit einer hohen Rate bzw. Frequenz oder Geschwindigkeit durchzuführen, stellt sich folglich die Notwendigkeit, einen "Anschlußelement-Multiplex-Betrieb" ("Stift-Multiplex" bzw. "Anschluß- kontakt-Multiplex-Verfahren") zu benutzen oder die Anzahl von Bits je Testerkanal zu erhöhen.

Der Ausdruck "Anschlußelement-Multiplex-Betrieb" bezieht sich auf eine Funktion, bei der die Daten von zwei Testerkanälen an ein Anschlußelement (Stift bzw. Anschlußkontakt) eines im Test befindlichen Bauelements angelegt werden, um hierdurch eine kompliziertere Testwellen­ form zu erzeugen oder einen Test mit einer hohen Frequenz ausführen zu können. In Fig. 3 sind Testschaltungen CH(2i+1) und CH(2i+2) für einen ungeradzahligen Kanal und für einen geradzahligen Kanal dargestellt, wobei diese Testschaltungen benachbart zueinander angeordnet sind und zu einer Vielzahl von Kanal-Testschaltungen gehören. Wie in Fig. 3 gezeigt ist, werden normalerweise eine Testschaltung CH(2i+1) für einen ungeradzahligen Kanal und eine Testschal­ tung CH(2i+2) für einen geradzahligen Kanal, die benachbart zueinander angeordnet sind, in Kombination benutzt. Jede Kanal-Testschaltung CH enthält einen Musterspeicher 2, in dem Testmuster und Erwartungswertmuster gespeichert sind. Der in jedem Kanal enthaltene Muster­ speicher 2 speichert Daten für ein Megawort, wobei ein Wort beispielsweise drei Bits umfaßt.

Bei dem normalen Betrieb, bei dem kein "Anschlußelement-Multiplex-Betrieb" durchgeführt wird, wird ein Betriebsartsignal (Modussignal) PMUX auf "0" gesetzt, so daß ein UND-Glied 13 geschlossen ist und ein Wähler 14 dazu veranlaßt bzw. gesteuert ist, das an seinen Anschluß B angelegte Eingangssignal auszuwählen und an seinem Ausgang abzugeben. Wie in Fig. 4 in der Zeile B gezeigt ist, stellt der Musterspeicher 2 eines jeweiligen Kanals acht Wortdaten (bzw. die Daten von acht Wörtern) W1 bis W8 oder insgesamt 24 Bits parallel bereit, die dann jeweils durch eine Parallel/Seriell-Wandlerschaltung 3 in eine Folge umgewandelt wird, die jeweils bitparallel, jedoch hinsichtlich der Wortdaten W1 bis W8 seriell ausgelegt ist, wie dies in Fig. 4 in der Zeile C dargestellt ist, wobei diese Folge aus parallelen Bits, jedoch seriellen Wörtern an einen Formatierer 4 angelegt wird. Durch die Kombination aus dem Musterspeicher 2 und der Parallel/Seriell-Wandlerschaltung 3 ist eine Testmustergeneratorschaltung 20 gebildet. Durch einen Raten- bzw. Takt- oder Frequenzsignalgenerator 10 wird ein Raten- bzw. Frequenzsignal RATE, das in Fig. 4 in der Zeile A dargestellt ist, an einen Anschluß 1 angelegt, und es erzeugt eine Zeitsteuerungsgeneratorschaltung bzw. Taktgeneratorschaltung 5 Zeitsteuerungsdaten bzw. Taktdaten, die auf die zeitliche Lage des Frequenzsignals bezogen sind und die in dem Formatie­ rer 4 dazu benutzt werden, Testwellenformen V1 bis V8 (siehe Zeile D in Fig. 4) und Erwar­ tungswertdaten E1 bis E8 für acht Zyklen zu erzeugen. Die Testwellenform wird mit einer Verzögerung von einem Testzyklus an einen der Eingangs/Ausgangs-Stifte bzw. eines der Eingangs/Ausgangs-Anschlußelemente Pm des im Test befindlichen Bauelements 9 über ein ODER-Glied 6, einen Treiber 7 und einen Eingangs/Ausgangs-Anschluß 8 angelegt, wohingegen die Erwartungswertdaten an eine digitale Vergleicherschaltung 11 angelegt werden.

Eine als Reaktion erhaltene Wellenform, die von dem im Test befindlichen Bauelement 9 zu dem Eingangs/Ausgangs-Anschlußelement Pm gespeist wird, wird über den Eingangs/Ausgangs- Anschluß 8 an einen Vergleicher 15 eingangsseitig angelegt, durch den sie mit einem Referenz­ pegel zur Ermittlung ihres digitalen Werts verglichen wird, wobei dieser digitale Wert dann an die digitale Vergleicherschaltung 11 für einen Vergleich mit den von dem Formatierer 4 abgegebenen Erwartungswertdaten angelegt wird. Falls ermittelt wird, daß eine fehlerhafte Übereinstimmung (Fehler) auftritt, wird dies in einem Fehlerdatenspeicher 12 aufgezeichnet.

Während des Anschlußelement-Multiplex-Betriebs wird das Betriebsartsignal PMUX auf "1" gesetzt, so daß das UND-Glied 13 geöffnet wird und der Wähler 14 nun das an seinen Anschluß A angelegte Eingangssignal, d. h. ein Ausgangssignal auswählt, das von dem in einem ungerad­ zahligen Kanal vorhandenen Vergleicher 15 abgegeben wird.

In dem Anschlußelement-Multiplex-Betrieb gibt die Parallel/Seriell-Wandlerschaltung 3 einer für einen ungeradzahligen Kanal vorgesehenen Testschaltung CH(2i+1) die seriellen Daten W1 bis W8 jeweils insgesamt während einer ersten Hälfte eines entsprechenden Testzyklus ab, wie dies in Fig. 5 in der Zeile C gezeigt ist. Auf der anderen Seite gibt jedoch die Parallel/Seriell-Wandler­ schaltung 3 einer für einen geradzahligen Kanal vorgesehenen Testschaltung CH(2i+2) die seriellen Daten W1' bis W8' jeweils insgesamt während einer zweiten Hälfte eines entsprechen­ den Testzyklus ab, wie dies in Zeile F in Fig. 5 dargestellt ist. Die von den Parallel/Seriell- Wandlerschaltungen 3 der jeweiligen Kanäle abgegebenen Ausgangssignale W1 bis W8 und W1' bis W8' werden an den Formatierer 4 eingangsseitig angelegt, in dem Testwellenformen V1 bis V8 und V1' bis V8' auf der Grundlage der Zeitsteuerungsdaten erzeugt werden, beispielsweise mit einer einem Testzyklus entsprechenden Verzögerung, und diese Testwellenformen zu den ODER-Gliedern 6 der ungeradzahligen Kanäle geleitet werden, so daß sie über die Treiber an die Eingangs/Ausgangs-Anschlußelemente Pm angelegt werden können.

Hierbei ist festzustellen, daß die Eingangs/Ausgangs-Anschlüsse 8' der geradzahligen Kanäle in dem Anschlußelement-Multiplex-Betrieb nicht mit irgendeinem der Eingangs/Ausgangs-An­ schlußelemente des im Test befindlichen Bauelements 9 verbunden sind.

Durch die Verbindung einer für zwei Kanäle vorgesehenen Hardwareschaltung mit einem einzigen Anschluß des im Test befindlichen Bauelements, die in der vorstehend beschriebenen Weise realisiert ist, ist es möglich, eine komplizierte Testwellenform zu erzeugen. Weiterhin ist es durch das Anlegen sowohl einer für einen ungeradzahligen Kanal vorgesehenen Testwellenform während einer ersten Hälfte einer Testperiode als auch einer für einen geradzahligen Kanal vorgesehenen Testwellenform während der zweiten Hälfte der Testperiode an einen gemeinsa­ men Stift bzw. an ein gemeinsames Anschlußelement Pm möglich, einen Testvorgang mit einer Frequenz durchzuführen, die höher ist als die Grundfrequenz des Testers, so daß ein mit höherer Geschwindigkeit bzw. Rate oder Frequenz ablaufender Test ausführbar ist.

Ein alternativer Ansatz als Alternative zu dem Anschlußelement-Multiplex-Betrieb besteht in der Vergrößerung der Anzahl von Bits je Wort, die bzw. das durch die Testmustergeneratorschaltung generiert werden/wird, und zwar ausgehend von den normalen drei Bits auf vier oder fünf Bits je Wort.

Es ist bekannt, daß die Anschlußelement-Multiplex-Methode, die bislang dazu eingesetzt wurde, eine Vielzahl von Testwellenformen und Erwartungswerten zu erzielen oder einen mit höherer Geschwindigkeit ablaufenden Test zu erreichen, insofern nachteilig ist, als die Anzahl von effektiven Kanälen des Testers (Testgeräts) verringert ist, da jeweils zwei Kanäle der Tester- Kapazität, d. h. des gesamten Tester-Leistungsvermögens, für ein Anschlußelement des im Test befindlichen Bauelements benutzt werden. Diese Methode kann daher in manchen Fällen nicht einsetzbar sein, und zwar abhängig von der Anzahl von Anschlußelementen eines Bauelements und der Anordnung der Kanäle des Testers.

Der herkömmliche, alternative Ansatz, die Anzahl von Bits je Wort/Anschlußelement zu erhöhen, die die Testwellenform für einen Testzyklus definieren und von der Testmustergeneratorschal­ tung erzeugt werden, führt hierbei zu einer vergrößerten Speicherkapazität, was zu einer Erhöhung der Kosten des Testgeräts führt. Ferner ist zu beachten, daß die Erhöhung der Anzahl von Bits in Fällen, bei denen die Erzeugung von einfachen Wellenformen und Erwartungswerten, oder eine niedrige Betriebsfrequenz für die Zwecke des Tests ausreichend ist, was für die meisten Fälle zutreffend ist, nichts anderes als eine überflüssige Redundanz darstellt, was zu einer unnötigen Erhöhung der Belastung des Benutzers führt.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Testmustergeneratorschaltung zu schaffen, die imstande ist, das Leistungsvermögen der Kanäle bzw. des Testgeräts effizient ausnutzen zu können, ohne die Anzahl von effektiven Kanälen des Testgeräts zu verringern.

Diese Aufgabe wird mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die in Übereinstimmung mit der vorliegenden Erfindung stehende Testmustergeneratorschaltung ist für den Einsatz bei einem IC-Testgerät ausgelegt und weist einen Musterspeicher und eine Parallel/Seriell-Wandlerschaltung auf, die Musterdaten für N Wörter (bzw. aus N Wörtern bestehende Musterdaten) zugeführt erhält, wobei N eine ganze Zahl bezeichnet, die größer ist als eins und wobei jedes Wort eine Mehrzahl von Bits (m Bits) umfaßt, die von dem Musterspei­ cher parallel zugeführt werden. Die Parallel/Seriell-Wandlerschaltung gibt diese Daten in serieller Form ab. In Übereinstimmung mit der vorliegenden Erfindung ist die Testmustergeneratorschal­ tung derart ausgelegt, daß die Parallel/Seriell-Wandlerschaltung zwischen einem seriellen Ausgabemodus, bei dem die Daten für ein Wort je Anschlußelement in serieller Form für jeden Testzyklus bereitgestellt werden, und einem parallel/seriellen Ausgabemodus umgeschaltet werden kann, bei dem parallele Daten (m × n Bits) für eine Mehrzahl von Wörtern (n Worte) je Anschlußelement seriell für jeden Testzyklus bereitgestellt werden, wobei die Umschaltung der Parallel/Seriell-Wandlerschaltung in Abhängigkeit von einem Modussteuersignal erfolgt.

In Übereinstimmung mit der vorliegenden Erfindung werden in dem Musterspeicher Daten für N Worte je Adresse gespeichert, wobei N eine gerade Zahl repräsentiert. Die Parallel/Seriell- Wandlerschaltung enthält einen Cache-Speicher zum sukzessiven Speichern von parallelen Daten für N Wörter je Adresse, die aufeinanderfolgend von dem Musterspeicher übertragen werden, wobei die parallelen Daten in einer Speicherregion für N Worte je Adresse gespeichert werden. Weiterhin sind eine Aufteilungseinrichtung bzw. Ausbreitungseinrichtung oder Anordnungsein­ richtung zum Aufteilen der parallelen Daten für die N Worte, die von dem Cache-Speicher zugeführt werden, in die Form von parallelen Daten für N/2 Worte in jedem von zwei aufeinan­ derfolgenden Zyklen vorgesehen, und es ist eine Parallel/Seriell-Wandlereinrichtung vorhanden, die in dem seriellen Ausgabemodus derart arbeitet, daß sie parallele Daten für N/2 Worte, die von der Aufteilungseinrichtung zugeführt werden, in jeder Periode von NT/2 empfängt, wobei T eine Testperiode bezeichnet, und daß sie ein Wort bei jeder Periode T in serieller Form ausgibt. Eine Parallel/Parallel-Seriell-Wandlereinrichtung ist derart betreibbar, daß sie in einem Parallel- Seriell-Ausgabemodus parallele Daten für N/2 Worte, die von der Aufteilungseinrichtung bei jeder Periode von NT/2 zugeführt werden, empfängt und diese in die Form von parallelen Daten für NT/4 Worte in jedem von zwei aufeinanderfolgenden Zyklen umwandelt.

Gemäß der vorliegenden Erfindung weist der Musterspeicher ein SDRAM (synchroner dynami­ scher Direktzugriffsspeicher) auf, und es enthält der Cache-Speicher ein Paar ineinander verschachtelter statischer Direktzugriffsspeicher RAMs.

Bei der vorliegenden Erfindung weist jedes Wort vorzugsweise drei Bits auf.

Gemäß der vorliegenden Erfindung enthält die Aufteilungseinrichtung vorzugsweise ein erstes und ein zweites Pufferregister, die jeweils Daten für N/2 Worte aus den N Wörtern je Adresse des Cache-Speichers speichern, und einen Wähler zum abwechselnden Auswählen der Daten für die N/2 Worte, die in paralleler Form von dem ersten und dem zweiten Pufferregister bereitge­ stellt werden.

Gemäß der vorliegenden Erfindung weist die Parallel/Seriell-Wandlereinrichtung vorzugsweise ein Pufferregister zum Speichern von parallelen Daten für N/2 Worte, die von der Aufteilungseinrich­ tung zugeführt werden, und einen Wähler zum Wählen der Daten in dem Pufferregister jeweils Wort für Wort je Zuführungsvorgang auf.

Gemäß der vorliegenden Erfindung ist die Anzahl von Wörtern N je Adresse des Musterspeichers und des Cache-Speichers vorzugsweise gleich acht gewählt.

Bei der vorliegenden Erfindung weist die Parallel/Parallel-Seriell-Wandlereinrichtung vorzugsweise einen Pufferspeicher zum Speichern von parallelen Daten für vier Worte, die von der Auftei­ lungseinrichtung bereitgestellt werden, einen Wähler zum Auswählen eines ersten und eines dritten Worts während eines ersten und eines zweiten Testzyklus aus den parallelen, für ein erstes bis viertes Wort vorgesehenen Daten, die bei jeder 2T entsprechenden Periode in dem Pufferregister auftreten, und einen Wähler zum Auswählen eines zweiten und eines vierten Worts während des ersten und des zweiten Testzyklus auf.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert.

Fig. 1 zeigt ein Blockschaltbild einer in Übereinstimmung mit dem Ausführungsbeispiel der vorliegenden Erfindung stehenden Testmustergeneratorschaltung, wobei ein für einen Kanal vorgesehener Schaltungsabschnitt gezeigt ist,

Fig. 2 zeigt eine Folge von Zeitdiagrammen für die in Fig. 1 dargestellte Schaltungsanord­ nung,

Fig. 3 zeigt ein Blockschaltbild einer herkömmlichen Testschaltung, die in einen Anschluß­ element-Multiplex-Betrieb umgeschaltet werden kann,

Fig. 4 zeigt eine Folge von Zeitdiagrammen für die in Fig. 3 dargestellte Testschaltung während deren normalem, niedrige Frequenz besitzenden Betrieb ohne einen An­ schlußelement-Multiplex-Betrieb, und

Fig. 5 zeigt eine Folge von Zeitdiagrammen für die in Fig. 3 dargestellte Testschaltung, wenn diese in dem Anschlußelement-Multiplex-Modus arbeitet.

Unter Bezugnahme auf die Fig. 1 und 2 wird nachfolgend ein Ausführungsbeispiel der in Übereinstimmung mit der vorliegenden Erfindung stehenden Testmustergeneratorschaltung erläutert. Die grundlegende Ausgestaltung jedes Testerkanals in gleichartig wie die in Fig. 3 dargestellte Ausgestaltung hinsichtlich des Kanals CH(2i+1), mit der Ausnahme, daß das ODER-Glied 6 weggelassen ist, so daß die von dem Formatierer 4 erzeugten Ausgangssignale V1 bis V8 stets an den Treiber 7 angelegt werden. Allerdings unterscheidet sich die Ausgestaltung der Parallel/Seriell-Wandlerschaltung 3 von der in Fig. 3 gezeigten Anordnung. Darüber hinaus kann jeder beliebige Testerkanal von allen Testerkanälen in Verbindung mit dem Eingangs/Ausgangs- Anschlußelement des im Test befindlichen Bauelements 9 benutzt werden. Demgemäß ist in Fig. 1 eine Testmustergeneratorschaltung 20 lediglich für einen einzigen Kanal dargestellt, wobei der übrige Teil in Verbindung mit Fig. 3 näher beschrieben wird.

Die in Übereinstimmung mit der vorliegenden Erfindung stehende Testmustergeneratorschaltung 20 weist für jeden Testerkanal einen Musterspeicher 2 und eine Parallel/Seriell-Wandlerschaltung 3 auf, wie dies in Fig. 1 dargestellt ist. Bei dem vorliegenden Ausführungsbeispiel enthält der Musterspeicher 2 einen synchronen dynamischen RAM-Speicher (SDRAM), der eine taktsyn­ chronisierte Schnittstelle enthält. Bei einem dynamischen RAM (DRAM) sind die Speicherzellen jeweils durch einen Transistor und eine Kapazität gebildet, wobei jede Speicherzelle einen Auffrischungsimpuls mit einem gegebenen Zeitabstand bzw. mit einer bestimmten Periode benötigt, damit der gespeicherte Inhalt beibehalten werden kann. Im Vergleich mit einem statischen RAM zeichnet sich ein DRAM durch verringerten Leistungsverbrauch bzw. geringere Leistungsaufnahme aus, läßt sich mit einem höheren Integrationspegel herstellen und ist kostengünstig. Allerdings ist die Arbeitsgeschwindigkeit eines DRAMs niedrig. Da acht Worte (3 × 8 = 24 Bits) in paralleler Form aus dem SDRAM ausgelesen werden, stellt diese niedrige Arbeitsfrequenz (Betriebsgeschwindigkeit) in der Testmustergeneratorschaltung überhaupt kein Problem dar.

Eine in jedem Kanal vorhandene Musterspeichersteuerschaltung 21 gibt ein Lesezeitsteuerungs­ signal (Lesetaktsignal) RT, das ein Adreßsignal enthält, an den Musterspeicher 2 unter Synchro­ nisation mit einem Signal RATE (dieses weist eine Testperiode T auf) ab, das an einen Anschluß 1 angelegt ist. Als Reaktion hierauf gibt der Musterspeicher 2 parallele Daten für acht Worte (3 × 8 = 24 Bits), oder Testmusterdaten für acht Zyklen, aus, die in ein Pufferregister (Pufferwider­ stand) 22 parallel eingeschrieben werden.

Die die acht Wörter darstellenden Daten, die in das Pufferregister 22 eingeschrieben werden, werden in paralleler Form zu einem Cache-Speicher 23a oder 23b übertragen. Bei einem SDRAM ist ein Zeitintervall vorhanden, während dessen das Auslesen von Daten zur Durchführung des Auffrischungsvorgangs gesperrt ist. Aus diesem Grund werden zwei als Paar vorgesehene Cache-Speicher 23a und 23b dazu benutzt, eine verschachtelte bzw. aufgeteilte Zweiweganord­ nung bereitzustellen. Wenn sich einer der Cache-Speicher, beispielsweise der Cache-Speicher 23a, während eines bestimmten Testzyklus in dem Schreibmodus befindet, werden folglich Daten aus dem anderen Cache-Speicher, beispielsweise dem Cache-Speicher 23b, ausgelesen. Diese Betriebsvorgänge werden während des nächsten Testzyklus umgekehrt, und es werden folglich Daten in den Cache-Speicher 23b eingeschrieben, während die Daten aus dem Cache- Speicher 23a ausgelesen werden können. Auf diese Weise lassen sich die einmal in den Speicher eingeschriebenen Daten ohne eine Unterbrechung auslesen.

Ein Synchronisationssignal SYC1 wird dazu benutzt, eine Synchronisation zwischen dem Auslesevorgang, bei dem aus dem Musterspeicher 2 ausgelesen wird, und einem Schreibvorgang zu erzielen, bei dem in die Cache-Speicher 23a und 23b eingeschrieben wird. Das Synchronisa­ tionssignal SYC1 wird von der Musterspeichersteuerschaltung 21 an einen Zeitsteuerungsgene­ rator bzw. Taktgenerator 25 zur Zeitsteuerung des Cache-Schreibvorgangs angelegt, der dann an das Pufferregister 22 ein Taktsignal CLK anlegt, das dazu dient, parallele Daten für acht Worte (24 Bits) je Adresse von dem Musterspeicher 2 zu akzeptieren. Der Zeitsteuerungsgenerator 25 gibt weiterhin an den Cache-Speicher 23a oder 23b alternierend ein Schreibadreß-Zeigersignal WAP-A oder WAP-B ab.

Von der Musterspeichersteuerschaltung 21 wird an eine Synchronisationsschaltung 26 ein Adreßzeigersignal AP abgegeben, das gleichartig ist wie ein Adreßzeigersignal, das in dem Lesezeitsteuerungssignal bzw. Lesetaktsignal RT enthalten ist, das an den Musterspeicher 2 angelegt wird. Ein Synchronisationssignal SYC2 wird von der Synchronisationsschaltung 26 an einen Lesezeitsteuerungsgenerator bzw. Lesetaktgenerator 27 zur Zeitsteuerung des Cache- Lesevorgangs angelegt, um hierdurch eine Synchronisation zwischen dem Auslesen aus einem beliebigen der Cache-Speicher 23a oder 23b und dem Adreßzeigersignal AP sowie dem Signal RATE zu erzielen. Als Folge hiervon gibt die Schaltung 27 Leseadreßzeigersignale RAP-A und RAP-B alternierend an die Cache-Speicher 23a und 23b ab, wobei diese Leseadreßzeigersignale mit dem Adreßzeigersignal AP und dem Signal RATE synchronisiert sind. Jeder der Cache- Speicher 23a und 23b weist eine Anzahl von Adressen in der Längsrichtung gemäß der Darstel­ lung in Fig. 1, oder in der Richtung der Tiefe des Speichers 2 auf, die zum Beispiel 64 Zeilen entsprechen können, wobei jede Zeile imstande ist, Daten zu speichern, die acht Wörtern entsprechen (3 × 8 = 24 Bits).

Der für den Cache-Einschreibvorgang vorgesehene Schreibtaktgenerator 27 legt ein Bankwähl­ signal BS an einen Wähler 28 an, der auf dieses dadurch reagiert, daß er einen der Ausgänge entweder des Cache-Speichers 23a oder 23b selektiert. Die parallelen Daten, die acht Wörtern entsprechen, die aus dem jeweiligen Cache-Speicher 23a oder 23b ausgelesen werden, werden gleichzeitig von dem Wähler 28 zu zwei, ein Paar bildenden Pufferwiderständen oder Pufferregi­ stern 29 und 30 geleitet, in die jeweils vier Worte parallel eingeschrieben werden.

(1) Serieller Ausgabemodus (MC = "0")

In dem seriellen Ausgabemodus gibt die Parallel/Seriell-Wandlerschaltung 3 jedes Kanals Testmusterdaten in serieller Form ab, wobei jeweils ein Wort (drei parallele Bits) in jedem Testzyklus (1 × T) abgegeben werden. Zu diesem Zeitpunkt ist ein Modussteuersignal MC, das von außen an einen Anschluß 16 angelegt wird, so gewählt, daß es den logischen Wert "0" besitzt. Die Cache-Ausgangssignale CO, die von dem Cache-Speicher 23a über den Wähler 28 zu dem ersten und zweiten Pufferregister 29 und 30 gespeist werden, stellen parallele Daten dar, die den Wörtern W1 bis W8 (oder einer Gesamtzahl von 24 Bits) entsprechen, wobei diese Worte in einem Zeitintervall von 8T auftreten, wobei die Cache-Ausgangssignale CO in dem nachfolgenden Zeitintervall von 8T (siehe Zeile B in Fig. 2) parallele Daten für die Worte W9 bis W16 repräsentieren. Die Synchronisationsschaltung 26 gibt ein Wählsignal SA an einen Wähler 31 ab, wobei das Wählsignal SA während der ersten Hälfte des 8T umfassenden Zeitintervalls den niedrigen Pegel (L) besitzt, und während der zweiten Hälfte des Zeitintervalls 4T den hohen Pegel (H) besitzt (siehe Zeile C in Fig. 2). Der Wähler 31 wählt parallele Daten, die vier Wörtern entsprechen, entweder von dem Pufferregister 29 oder dem Pufferregister 30 aus und gibt diese parallelen Daten parallel an ein Pufferregister 32 ab.

Die vier in dem Pufferregister 32 enthaltenen Worte (3 × 4 = 12 Bits) können zum Beispiel als die Worte W1 bis W4 bezeichnet werden. In diesem Fall werden jeweils drei Bit umfassende Daten für jedes Wort W1 , W2, W3 und W4 an die Eingangsanschlüsse Nr. 0, Nr. 1, Nr. 2 und Nr. 3 eines Wählers 33 angelegt, wobei es sich versteht, daß jeder numerierte Eingangsanschluß tatsächlich drei Anschlüsse aufweist, die den drei Bits entsprechen. Die Daten für die Worte W1 und W3 werden an die Eingangsanschlüsse Nr. 0 und Nr. 1 eines Wählers 34 angelegt (wobei diese Eingangsanschlüsse jeweils drei Anschlüsse umfassen), und es werden die Daten für die Worte W2 und W4 an die Eingangsanschlüsse Nr. 0 und Nr. 1 eines Wählers 35 angelegt (wobei diese Eingangsanschlüsse ebenfalls jeweils drei Anschlüsse umfassen).

Die Synchronisationsschaltung 26 gibt weiterhin ein Wählsignal SB, das einen numerischen Wert repräsentiert, der jeweils um eins in der Aufeinanderfolge 0, 1, 2, 3 inkrementiert wird, während eines Zeitintervalls (4T) ab, während dessen das Wählsignal SA den niedrigen Pegel L besitzt. Der numerische Wert, der durch das Wählsignal SB repräsentiert wird, wird in gleichartiger Weise in der Aufeinanderfolge 0, 1, 2, 3 während des Intervalls (4T) inkrementiert, während dessen das nächste Wählsignal SA den hohen Pegel H besitzt, wobei nachfolgend eine gleichartige Änderung des numerischen Werts wiederholt wird (siehe Zeile D in Fig. 2). Während sich der numerische Wert des Wählsignals SB in der Reihenfolge 0, 1, 2 und 3 ändert, werden Daten W1, W2, W3 und W4, die von dem Wähler 33 an die Eingangsanschlüsse Nr. 0 bis Nr. 3 angelegt werden, aufeinanderfolgend mittels eines Wählers 36 derart ausgewählt (da MC = "0" ist, wird der Eingangsanschluß Nr. 0 (drei Bits) ausgewählt), daß sie an einen Pufferwiderstand bzw. in ein Pufferregister 38 eingegeben werden. Die Daten in dem Pufferregister 38 werden an einen Ausgangsanschluß 40 synchron mit der ansteigenden Flanke des nächsten, nachfolgenden Signals RATE angelegt.

Während des 4T umfassenden Zeitintervalls nach dem Umschalten des Wählsignals SA auf den hohen Pegel H werden die Daten WS bis W8, die in das Pufferregister 30 eingeschrieben worden sind, durch den Wähler 31 ausgewählt und zu dem Pufferregister 32 übertragen, so daß sie sequentiell durch den Wähler 33 selektiert werden, wenn sich der numerische Wert, der durch das Wählsignal SB angezeigt wird, in der Reihenfolge 0, 1, 2, und 3 ändert, so daß diese Daten in das Pufferregister 38 über den Wähler 36 eingespeist werden. Die Daten in dem Pufferregister 38 werden bei der nächsten Zeitgabe, d. h. bei dem nächsten Takt, zu dem Ausgangsanschluß 40 ausgegeben. Ein gleichartiger Vorgang, der dem vorstehend beschriebenen entspricht, wird dann wiederholt.

Während eines Zeitintervalls, während dessen das Modussteuersignal MC den Wert "0" auf­ weist, wird das von dem Wähler 34 abgegebene Ausgangssignal nicht durch den Wähler 36 selektiert. Da ein UND-Glied 37 geschlossen ist, kann das von dem Wähler 35 abgegebene Ausgangssignal nicht durch dieses UND-Glied hindurch gelangen. Demzufolge nimmt ein an einem Ausgangsanschluß 41 abgegebenes Ausgangssignal den niedrigen Pegel L an (siehe Zeile F in Fig. 2).

Wenn der Auslesevorgang, bei dem entweder aus dem Cache-Speicher 23a oder aus dem Cache-Speicher 23b ausgelesen wird, abgeschlossen ist, gibt der für den Cache-Lesevorgang vorgesehene Zeitsteuerungsgenerator 27 ein Anforderungssignal REQ an die Musterspeicher­ steuerschaltung 21 ab, da es notwendig ist, einen nachfolgenden Auslesevorgang, bei dem aus dem Musterspeicher 2 ausgelesen wird, auszuführen.

(2) Parallel-serieller Ausgabemodus (MC = "1")

In diesem Fall gibt die Parallel/Seriell-Wandlerschaltung 3 jedes Kanals Testmusterdaten in serieller Form derart ab, daß parallele Daten für zwei Worte bei jedem Testzyklus (1 × T) bereitgestellt werden. Das Modussteuersignal MC ist auf eine logische "1" gesetzt. Daten, die aus dem Cache-Speicher 23a über den Wähler 28 in die Pufferregister 29 und 30 während des 4T entsprechenden Zeitintervalls eingespeist werden, entsprechen hierbei W1 bis W8, W9 bis W16, W17 bis W24, W25 bis W32 . . . (siehe Zeile G in Fig. 2). Das Wählsignal SA ändert sich in der Aufeinanderfolge L → H → L bei jedem 2T entsprechenden Zeitintervall (siehe Zeile H in Fig. 2), wobei als Reaktion auf den Wechsel des Wählsignals SA von dem Wert L auf den Wert H jeweils die vier Wörtern entsprechenden Daten in den Pufferregistern 29/30 durch den Wähler 31 selektiert werden, so daß sie in das Pufferregister 32 eingespeist werden.

Während des 2T entsprechenden Zeitintervalls nehmen die numerischen Daten, die durch das Wählsignal SB repräsentiert werden, dann, wenn das Wählsignal SA entweder den niedrigen Pegel L oder den hohen Pegel H annimmt, während des anfänglichen, 1T entsprechenden Zeitintervalls den Wert "0" an, ändert sich jedoch auf den Wert "1" während des späteren, 1T entsprechenden Zeitintervalls (siehe Zeile 1 in Fig. 2). Während des anfänglichen Intervalls, bei dem SB = "0" ist, werden die in dem Pufferregister 32 enthaltenen Daten W1 durch den Wähler 34 selektiert, so daß sie über den Wähler 36 (bei dem der Eingangsanschluß Nr. 1 selektiert ist, da MC den Wert "1" besitzt) in das Pufferregister 38 eingegeben werden, und es werden die in dem Pufferregister 32 enthaltenen Daten W2 durch den Wähler 35 selektiert, so daß sie über das UND-Glied 37 in das Pufferregister 39 eingegeben werden. Bei der nächsten Zeitsteuerung bzw. dem nächsten Takt werden die Daten W1 und W2 gleichzeitig an den Ausgangsanschlüs­ sen 40 und 41 bereitgestellt (siehe die in Fig. 2 gezeigten Zeilen J und K).

Während des späteren Zeitintervalls, bei dem SA den Wert "1" aufweist, werden die in dem Pufferregister 32 enthaltenen Daten W3 und W4 jeweils durch die Wähler 34 bzw. 35 selektiert, so daß sie in der gleichen, vorstehend bereits erläuterten Weise in die Pufferregister 38 und 39 eingebbar sind und dann bei dem nächsten Takt an den Ausgangsanschlüssen 40 und 41 bereitgestellt werden (siehe die in Fig. 2 gezeigten Zeilen J und K). Nachfolgend werden die Daten (W5, W6); (W7, W8); (W9, W10); . . . bei jedem 1T entsprechenden Zeitintervall an den Ausgangsanschlüssen 40 und 41 abgegeben.

Bei der vorstehenden Beschreibung wird davon ausgegangen, daß die Speicherkapazität des Musterspeichers 2 und der Cache-Speicher 23a und 23b je Adresse gleich N = 8 Wörtern entspricht, wobei ein Wort durch drei Bits gebildet ist. Es besteht aber keine Notwendigkeit, die vorliegende Erfindung auf diese Zahlenwerte zu begrenzen, sondern es kann die Speicherkapazi­ tät auch in anderer Weise gewählt werden, nämlich beispielsweise N = 16 oder ähnliches. Darüber hinaus kann die Anzahl von in einem Wart enthaltenen Bits auch vier oder fünf Bits entsprechen und kann daher allgemein als m Bits bezeichnet werden.

Gemäß der vorstehenden Beschreibung weisen die Musterdaten während des seriellen Ausgabe­ modus drei Bits je Anschlußelement auf, wohingegen die Musterdaten während des parallel­ seriellen Ausgabemodus gemäß der vorstehenden Beschreibung aus 3 × 2 = 6 Bits je Anschluß- element bestehen. Es ist jedoch selbstverständlich, daß die vorliegende Erfindung auch hier auf m Bits je Anschlußelement während des seriellen Ausgabemodus, und auf m × n Bits je An­ schlußelement, d. h. auf eine serielle Abgabe von parallelen Daten für n Worte während des parallel-seriellen Ausgabemodus ausgedehnt werden kann (hierbei bezeichnet n eine ganze Zahl größer eins).

Mit der vorliegenden Erfindung werden somit unter anderem die nachfolgenden Effekte erzielt.

• (1) Gemäß der vorliegenden Erfindung wird ein Modussteuersignal MC eingesetzt, das an die Parallel/Seriell-Wandlerschaltung 3 der Testmustergeneratorschaltung jedes Kanals angelegt wird, wobei die Wandlerschaltung 3 dann, wenn das Signal MC den Wert "0" besitzt, beispiels­ weise aufeinanderfolgend ein Wort W1, W2, W3 . . . je Testzyklus (1 × T), das aus den in dem Musterspeicher 2 gespeicherten Daten gebildet ist, bereitstellt, wohingegen die Wandlerschal­ tung 3 dann, wenn das Signal MC den Wert "1" besitzt, beispielsweise seriell parallele Daten für n Worte (die beispielsweise zwei Wörtern entsprechen können) für jeden Testzyklus (1 × T) in der Reihenfolge (W1, W2); (W3, W4); (W5, W6) . . . bereitstellt. Demzufolge ist das Problem beseitigt, das bei der herkömmlichen Anschlußelement-Multiplex-Methode auftritt und das darin besteht, daß die Anzahl von effektiven Kanälen des Testers verringert ist, da jeweils zwei Kanäle des Tester-Kanalvorrats in Verbindung mit einem Anschlußelement des im Bauelement befindli­ chen Test benutzt werden.
• (2) Gemäß der vorliegenden Erfindung kann ein Signal MC mit dem Wert "0" bei einem mit niedriger Geschwindigkeit erfolgenden Test dazu benutzt werden, aufeinanderfolgend ein einziges Wort (das zum Beispiel aus drei Bits bestehen kann) für jeden Testzyklus bereitzustellen. Demgemäß ist auch das Problem beseitigt, das bei dem Stand der Technik auftritt und das darin besteht, daß eine Erhöhung der Anzahl von Bits zu einem Redundanzeffekt führt, durch den nutzlose Anforderungen an den Benutzer gestellt werden, wie dies beispielsweise bei einer herkömmlichen Mustergeneratorschaltung der Fall ist, bei der die Anzahl von Bits in einem Wort erhöht wird, um hierdurch eine Vielfalt von Testwellenformen zu generieren oder einen mit höherer Geschwindigkeit erfolgenden Test zu erreichen.

Claims (8)

1. Testmustergeneratorschaltung, die für jeden Testkanal eines IC-Testgeräts einsetzbar ist, bei dem ein Testmuster an einen im Test befindlichen IC angelegt wird und ein vom IC abgegebenes Antwortsignal mit Erwartungswertdaten zur Erfassung von Fehlern verglichen wird, mit
einem Musterspeicher (2) zum Bereitstellen von Musterdaten für N Worte in paralleler Form, und
einer Parallel/Seriell-Wandlerschaltung (3), an die von dem Musterspeicher (2) N Worte von Musterdaten in paralleler Form angelegt werden und die zwischen einem seriellen Ausgabe­ modus, bei dem Daten für ein Wort je Anschlußelement in serieller Form bei jedem Testzyklus ausgegeben werden, und einem parallel-seriellen Ausgabemodus umgeschaltet werden kann, bei dem m × n Bits der parallelen Daten für n Worte je Anschlußelement in serieller Form bei jedem Testzyklus bereitgestellt werden, wobei die Umschaltung in Abhängigkeit von einem Modus­ steuersignal (MC) erfolgt, ein Wort m Bits umfaßt, und N, m und n ganze Zahlen bezeichnen, die gleich oder größer als zwei sind.

2. Testmustergeneratorschaltung nach Anspruch 1, dadurch gekennzeichnet, daß N eine gerade Zahl bezeichnet, daß in dem Musterspeicher (2) Daten für N Worte je Adresse gespeichert sind, daß die Parallel/Seriell-Wandlerschaltung (3) einen Cache-Speicher (23a, 23b) zum aufeinanderfolgenden Speichern der in paralleler Form vorliegenden Daten für N Worte je Adresse, die aufeinanderfolgend von dem Musterspeicher (2) zugeführt werden, in einer Speicherregion für N Worte je Adresse, eine Aufteilungseinrichtung zum Aufteilen der parallelen Daten für N Worte, die von dem Cache-Speicher (23a, 23b) zugeführt werden, in die Form von parallelen Daten für N/2 Worte in jedem von zwei aufeinanderfolgenden Zyklen, eine Parallel/Se­ riell-Wandlereinrichtung, die in dem seriellen Ausgabemodus derart betreibbar ist, daß sie parallele Daten für N/2 Worte, die von der Aufteilungseinrichtung für jede, NT/2 entsprechende Periode zugeführt werden, empfängt und diese Daten in serieller Form in der Form eines Worts je Periode T ausgibt, wobei T eine Testperiode bezeichnet, und eine Parallel/Parallel-Seriell-Wand­ lereinrichtung aufweist, die in dem parallel-seriellen Ausgabemodus derart betreibbar ist, daß sie die parallelen Daten für N/2 Worte, die von der Aufteilungseinrichtung zugeführt werden, für jede NT/4 entsprechende Periode empfängt und diese Daten in serielle Form umwandelt, die N/4 Worte in paralleler Form in jedem von zwei aufeinanderfolgenden Zyklen enthalten.

3. Testmustergeneratorschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Musterspeicher ein synchrones dynamisches RAM (SDRAM) aufweist, und daß der Cache- Speicher (23a, 23b) zwei verschachtelte oder verschachtelt betreibbare, statische RAMs enthält.

4. Testmustergeneratorschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Wort drei Bits enthält.

5. Testmustergeneratorschaltung nach einem der Ansprüche 2 bis 4, dadurch gekenn­ zeichnet, daß die Aufteilungseinrichtung ein erstes und ein zweites Pufferregister enthält, die jeweils N/2 Worte aus den von dem Cache-Speicher (23a, 23b) stammenden Daten speichern, die jeweils N Worte je Adresse enthalten, und daß die Aufteilungseinrichtung weiterhin einen Wähler zum abwechselnden Auswählen der N/2 Wörtern entsprechenden Daten enthält, die in paralleler Form von dem ersten und dem zweiten Pufferregister zugeführt werden.

6. Testmustergeneratorschaltung nach einem der Ansprüche 2 bis 5, dadurch gekenn­ zeichnet, daß die Parallel/Seriell-Wandlereinrichtung ein Pufferregister zum Speichern der von der Aufteilungseinrichtung zugeführten, parallelen Daten für N/2 Worte, und einen Wähler zum Auswählen der von dem Pufferregister stammenden Daten jeweils Wort für Wort zur Weiterlei­ tung enthält.

7. Testmustergeneratorschaltung nach einem der Ansprüche 2 bis 6, dadurch gekenn­ zeichnet, daß die Anzahl von Wörtern N je Adresse des Musterspeichers und des Cache- Speichers (23a, 23b) gleich acht ist.

8. Testmustergeneratorschaltung nach einem der Ansprüche 7, dadurch gekennzeich­ net, daß die Parallel/Parallel-Seriell-Wandlereinrichtung ein Pufferregister zum Speichern der von der Aufteilungseinrichtung zugeführten, parallelen Daten für vier Wörter, einen ersten Wähler zum Auswählen eines ersten und eines dritten Worts während eines ersten bzw. eines zweiten Testzyklus, wobei die Auswahl aus einem ersten bis zu einem vierten Wort in den parallelen Daten, die in dem Pufferregister enthalten sind, während eines 2/T entsprechenden Zeitintervalls erfolgt, und einen zweiten Wähler zum Auswählen eines zweiten bzw. eines vierten Worts während des ersten bzw. des zweiten Testzyklus aufweist.