DE3639169A1

DE3639169A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE3639169A1
Application number: DE19863639169
Authority: DE
Inventors: Youichi Tobita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-01-21
Filing date: 1986-11-15
Publication date: 1987-07-23
Also published as: USRE34718E; KR870007515A; KR900002665B1; US4860259A; DE3639169C2; JPS62170094A

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung einschließlich eines Feldeffekttransistors, und befaßt sich insbesondere mit der Verbesserung einer solchen Halbleiterspeichervorrichtung bezüglich einer Verkürzung der Testzeit.

Die Speicherkapazität neu entwickelter Halbleiterspeichervorrichtungen nimmt ständig zu. So hat sich in den letzten Jahren die Speicherkapazität etwa alle drei Jahre vervierfacht. Die zum Prüfen oder Testen der Arbeitsweise eines Halbleiterspeichers erforderliche Zeit nimmt allerdings mit anwachsender Speicherkapazität ebenfalls zu.

Ein dynamischer Direktzugriffsspeicher (DRAM) mit einer Konfiguration von 1 Megawort × 1 Bit, bei dem die Adressen duplexiert werden, befindet sich bereits auf dem Markt und ist in Druckschriften mit dem Titel "An 85 ns 1Mb in a plastic DIP", Yasukazu Inoue und andere, 1985 IEEE TSSCC, Seite 238, und mit dem Titel "A 90 ns 1Mb DRAM with Multi-Bit Test Mode", Masaki Kumanoya und andere, 1985 IEEE ISSCC, Seite 240 beschrieben. Wenn man in diesen DRAM "0"-Daten in alle Speicherzellen einschreibt und "0"-Daten aus allen Speicherzellen ausliest sowie "1"-Daten in alle Speicherzellen einschreibt und "1"-Daten aus allen Speicherzellen ausliest und wenn weiterhin die Zykluszeit (die Maximumimpulsbreite des RAS-Signals (Zeilenadreßtakt)) 10 µs beträgt, erhält man die Prüf- oder Testzeit T 1 aus der folgenden Gleichung (1):

T 1 = 4× ("0"-Einschreiben bis "0"-Auslesen,
"1"-Einschreiben bis "1" Auslesen)
× 1 × 10⁶ (Speicherkapazität)
× 10 µs (Zykluszeit)
= 40 s (1)

Bei einem gewöhnlichen dynamischen RAM oder DRAM muß man den obigen Test mehrmals wiederholen, und zwar für die maximale (5,5 V) und die minimale (4,5 V) Spannung des Betriebsspannungsbereiches sowie für die höchste (70°C) und die niedrigste (0°C) Temperatur des Betriebstemperaturbereiches. Die gesamte Testzeit T 2 ergibt sich daher wie folgt:

T 2 = 40 s × 4 = 160 s. (2)

Die Testzeit nach Gleichung (2) ist als Testzeit einer integrierten Schaltung (IC) relativ lang und vermindert die Produktivität.

Aufgabe der Erfindung ist es, den Zeitaufwand zum Prüfen oder Testen einer Halbleiterspeichervorrichtung möglichst gering zu halten. Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst. Nach der Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, bei der eine Vielzahl von Speicherzellen gleichzeitig getestet wird, so daß die Testzeit relativ kurz ist.

Im einzelnen ist nach der Erfindung zur Verminderung der Testzeit vorgesehen eine Testaufdruck-Detektionsschaltung, die auf eine einen normalen Betriebsbereich übersteigende Spannung an wenigstens einem Eingangsanschluß anspricht, und eine Anordnung, mittels der Daten in eine Vielzahl von Speicherzellen gleichzeitig eingeschrieben werden und Daten aus einer Vielzahl von Speicherzellen gleichzeitig ausgelesen werden.

Die Erfindung wird im folgenden an Hand von Zeichnungen beispielshalber erläutert. Es zeigt:

Fig. 1 ein Ausführungsbeispiel einer Verkürzungszeittest- Aufruf-Detektionsschaltung einer Halbleiterspeichervorrichtung nach der Erfindung,

Fig. 2 ein Diagramm mit zeitlichen Verläufen von Signalen zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 1,

Fig. 3 ein Diagramm mit Einzelheiten von Signalverläufen zu einer Zeit t 1 in Fig. 2,

Fig. 4 ein Schaltbild einer Halbleiterspeichervorrichtung einschließlich der Verkürzungszeittest- Aufruf-Detektionsschaltung nach Fig. 1,

Fig. 5 ein Diagramm mit zeitlichen Verläufen von Signalen zur Erläuterung der Arbeitweise des Schaltbilds nach Fig. 4,

Fig. 6 eine schematische Ansicht eines weiteren Ausführungsbeispiels der Erfindung, und

Fig. 7 eine schematische Ansicht weiterer Einzelheiten des Ausführungsbeispiels nach Fig. 6.

In Fig. 1 ist eine Detektionsschaltung dargestellt, die zum Aufruf eines Tests mit reduzierter Zeit dient und die einen Teil einer nach der Erfindung ausgebildeten Halbleiterspeichervorrichtung darstellt.

Im einzelnen ist gemäß der Darstellung nach Fig. 1A vorgesehen ein Versorgungsquellenanschluß 1 zum Anlegen einer Versorgungsspannung Vcc, ein externer Eingangsanschluß 2 zum Anlegen eines externen CAS-Eingangssignals (CAS = Speicheradreßtakt), ein Metalloxidhalbleitertransistor (MOS-Transistor) oder MOST 3, dessen Drain und Gate mit dem externen Eingangsanschluß 2 verbunden sind, ein MOST M 1, dessen Drain und Gate gemeinsam zu einem Verbindungspunkt N 1 führen, der mit der Source des MOST 3 verbunden ist, sowie eine Reihenschaltung aus MOSTs M 2 bis Mn, deren jeweilige Drains und Gates zusammen zu jeweiligen Verbindungspunkten N 2 bis Nn führen, die ihrerseits mit den jeweiligen Sources der MOSTs M 1 bis M(n-1) verbunden sind. Ferner sind vorgesehen ein MOST 4, dessen Drain bei einem Verbindungspunkt 5 mit der Source des MOST Mn verbunden ist, dessen Source an Masse angeschlossen ist und dessen Gate mit einem Anschluß 6 verbunden ist, der zum Anlegen eines internen Taktsignals ϕ RAS dient, ein MOST 7, dessen Drain mit dem Versorgungsquellenanschluß 1 verbunden ist und dessen Gate mit dem Anschluß 6 verbunden ist, ein MOST 8, dessen Drain bei einem Verbindungspunkt 9 mit der Source des MOST 7 verbunden ist, dessen Source an Masse angeschlossen ist und dessen Gate zum Verbindungspunkt 5 führt, ein MOST 10, dessen Drain mit dem Verbindungspunkt 5 verbunden ist, dessen Source an Masse angeschlossen ist und dessen Gate zu dem Verbindungspunkt 9 führt, ein MOST 11, dessen Drain mit einem Anschluß 12 verbunden ist, der zum Anlegen eines internen Taktsignals ϕ RAS dient, dessen Gate mit dem Versorgungsquellenanschluß 1 verbunden ist und dessen Source zu einem Verbindungspunkt 13 führt, ein MOST 14, dessen Drain mit dem Versorgungsquellenanschluß 1 verbunden ist, dessen Gate zu dem Verbindungspunkt 13 führt und dessen Source zu einem Verbindungspunkt 16 führt, ein MOST 15, dessen Source an Masse angeschlossen ist und dessen Gate zum Verbindungspunkt 9 führt, und ein kapazitives Element 17, dessen eine Elektrode mit dem Verbindungspunkt 13 verbunden ist und dessen andere Elektrode zum Verbindungspunkt 16 führt. Die MOSTs 11, 14 und 15 und das kapazitive Element 17 bilden in Kombination eine Bootstrap-Inverterschaltung, in der der MOST 14 als Belastungstransistor, der MOST 15 als Treibertransistor, der MOST 11 als Ladetransistor und das kapazitive Element 17 als Booster- oder Erhöhungskondensator dient.

Weiterhin sind vorgesehen ein MOST 18, dessen Drain mit dem Verbindungspunkt 16 verbunden ist, dessen Source mit einem Verbindungspunkt 19 verbunden ist und dessen Gate mit dem Versorgungsquellenanschluß 1 verbunden ist, ein MOST 20, dessen Drain mit einem Anschluß 21 verbunden ist, der zum Anlagen eines internen Taktsignals ϕ CAS dient, dessen Gate mit dem Verbindungspunkt 19 verbunden ist und dessen Source zu einem Verbindungspunkt 22 führt, ein MOST 23, dessen Drain mit dem Verbindungspunkt 22 verbunden ist, dessen Gate zum Anschluß 6 führt und dessen Source an Masse angeschlossen ist, ein Widerstand 24, dessen eines Ende mit dem Versorgungsquellenanschluß 1 und dessen anderes Ende mit einem Verbindungspunkt 26 verbunden ist, und ein MOST 25, dessen Drain zu Verbindungspunkt 26 führt, dessen Gate mit dem Verbindungspunkt 22 verbunden ist und dessen Source an Masse angeschlossen ist.

In Fig. 1B ist eine Schaltung dargestellt, die zum Erzeugen der internen RAS-Signale d RAS und ϕ RAS dient, die an die Anschlüsse 12 bzw. 6 nach Fig. 1A angelegt werden.

Im einzelnen zeigt Fig. 1B eine Umkehr- oder Inverterschaltung 28, deren Eingangsanschluß mit einem Anschluß 27 verbunden ist, der zum Anlegen eines externen RAS-Signals (RAS = Zeilenadreßtakt) dient, und deren Ausgangsanschluß zu einem Anschluß 12 führt, der mit dem Anschluß 12 nach Fig. 1A identisch ist, und eine Umkehr- oder Inverterschaltung 29, deren Eingangsanschluß mit dem Anschluß 12 verbunden ist und deren Ausgangsanschluß an einen Anschluß 6 angeschlossen ist, der mit dem Anschluß 6 nach Fig. 1A identisch ist.

Fig. 1C zeigt eine Schaltung zum Erzeugen der internen CAS-Signale ϕ CAS und ϕ CAS, die dem Anschluß 21 nach Fig. 1A bzw. einem Anschluß 32 zugeführt werden.

Gemäß der Darstellung nach Fig. 1C sind im einzelnen vorgesehen eine Umkehr- oder Inverterschaltung 30, deren Eingangsanschluß mit dem Anschluß 2 verbunden ist und deren Ausgangsanschluß zum Anschluß 21 führt, und eine Umkehr- oder Inverterschaltung 31, deren Eingangsanschluß mit dem Anschluß 21 verbunden ist und deren Ausgangsanschluß mit einem Anschluß 32 verbunden ist.

Die Arbeitsweise der Schaltung nach Fig. 1 soll nachstehend unter Bezugnahme auf Fig. 2 und 3 erläutert werden, wobei Fig. 3 weitere Einzelheiten der Arbeitsweise zu einer Zeit t 1 in einem vergrößerten Zeitmaßstab darstellt.

Die internen Taktsignale ϕ RAS, ϕ RAS und ϕ CAS, die aus den externen Signalen RAS und CAS nach Fig. 2A und 2B gewonnen werden, sind in Fig. 2C, 2D und 2E dargestellt. Auf die Darstellung des internen Taksignals ϕ CAS wurde verzichtet. Bis zu einer Zeit t 1 befinden sich die Signale an den Verbindungspunkten 5, 13, 16 und 22 auf dem "L"-Pegel, wie es in Fig. 2F, 2H, 2I und 2K gezeigt ist, wohingegen die Signale an den Verbindungspunkten 9 und 26 den "H"-Pegel einnehmen, wie es aus Fig. 2G und 2L hervorgeht.

Zur Zeit t 1 fällt das äußere Signal RAS auf "L" ab, das Signal ϕ RAS steigt auf "H" an, und das Signal ϕ RAS fällt auf "L" ab, wie es aus Fig. 2A, 2C und 2D hervorgeht. Der Transistor 4 wird daher abgeschaltet.

Unter der Voraussetzung, daß die Anzahl n der MOSTs M 1 bis Mn gleich 11 ist, beträgt die gesamte Anzahl der MOSTs, die zwischen dem Anschluß 2 und dem Verbindungspunkt 5 in Reihe geschaltet sind (und deren Drains und Sources direkt miteinander verbunden sind), gleich 12. Wird die Schwellenspannung V _TH der MOSTs 3 und M 1 bis Mn mit 0,5 V angenommen, ist die Reihenschaltung aus den MOSTs 3 und M 1 bis Mn einem einzigen MOST mit einer Schwellenspannung von 0,5 × 12 = 6 V äquivalent, wobei von diesem einzigen MOST die Drain und das Gate an den Anschluß 2 und die Source an den Verbindungspunkt 5 angeschlossen sind. Ist der Spannungswert des H-Pegels des externen CAS- Signals gleich 5 V, wobei dies der Wert bei normalen Betriebsbedingung ist, liegt der H-Pegel des externen CAS-Eingangssignals unter dem Schwellenwert (6 V) des äquivalenten MOST, der deshalb nicht leitend ist, so daß sich die Zustände der Verbindungspunkte 5 und 9 nicht ändern. In diesem Zustand führt die Speichervorrichtung ihre normale Arbeits- oder Betriebsweise aus.

Setzt man den H-Pegel des externen CAS-Eingangssignals auf einen Wert von beispielsweise 10 V, wie es in Fig. 2B gezeigt ist, welcher höher als die Schwellenspannung des äquivalenten MOST ist, wird der äquivalente MOST eingeschaltet, wenn das Signal ϕ RAS auf L abfällt. Da der EIN-Widerstand des MOST 10 hinreichend höher als der EIN-Widerstand des äquivalenten MOST eingestellt ist, erhöht sich das Potential am Verbindungspunkt 5 mit dem Pegel des Signals CAS, so daß der MOST 8 eingeschaltet wird. Dementsprechend fällt das Potential am Verbindungspunkt 9 auf L ab.

Wie es mit noch größerer Deutlichkeit in Fig. 3 dargestellt ist, wird zu einer Zeit t 11 der Verbindungspunkt 13 auf eine Spannung Vcc - V _TH angehoben, die um die Schwellenspannung V _TH des MOST 11 niedriger als die Versorgungsquellenspannung Vcc ist, so daß der MOST 14 leitet. Wenn in diesem Zustand die Gate-Spannung des MOST 15 während Zeiten t 12 bis t 13 von H auf Labfällt, und zwar aufgrund des Umstandes, daß der MOST 8 eingeschaltet wird, wird der MOST 15 ausgeschaltet, und der Pegel des Verbindungspunktes 16 steigt während Zeiten t 13 bis t 14 von L auf H an. Das Spannungsinkrement wird über den Kondensator 17 übertragen und läßt den Pegel des Verbindungspunkts 13 auf einen Wert höher als Vcc + V _TH ansteigen und erhöht den Pegel des Verbindungspunkts 16 auf Vcc. Die Folge davon ist, daß der Pegel des Verbindungspunkts 19 aufgeladen wird auf die Spannung Vcc - V _TH, die um die Schwellenspannung V _TH des MOST 18 niedriger als die Versorgungsquellenspannung Vcc ist.

Zu einer Zeit t 2 fällt das externe CAS-Signal auf L ab, wie es aus Fig. 2B hervorgeht, und das Signal ϕ CAS steigt auf H an. Der MOST 23, dessen Gate- Spannung gleich L ist, ist nichtleitend. Der MOST 20 ist leitend. Mit dem Anstieg des Signals ϕ CAS von L auf H geht das Potential am Verbindungspunkt 19 nach oben, und zwar auf Vcc + V _TH, wie es in Fig. 2J gezeigt ist, wegen der Gate-Kapazität des MOST 20. Der Pegel eines Test-Signals TEST am Verbindungspunkt 22 steigt, wie in Fig. 2K dargestellt, auf Vcc an. Wenn der Potentialpegel des Verbindungspunkts 22 ansteigt, wird der MOST 25 eingeschaltet, und, wie es in Fig. 2L dargestellt ist, fällt der Pegel des Test-Signals TEST am Verbindungspunkt 26 von H auf L ab. Das Test-Signal TEST steigt somit auf H an, und das Test-Signal TEST fällt auf L ab.

Zu einer Zeit t 3 steigt das externe Signal RAS auf H an, und dementsprechend fällt das Signal ϕ RAS auf L ab, wohingegen das Signal ϕ RAS ebenfalls den Wert H annimmt. Die Folge davon ist, daß die Signale an den Verbindungspunkten 5, 13, 16 und 22 auf L abfallen, wohingegen die Signale an den Verbindungspunkten 9 und 26 auf H ansteigen. Dementsprechend fällt das Test-Signal TEST auf L ab, und das Test-Signal TEST steigt auf H an. Damit ist der die Testzeit verkürzende Zustand beendet.

Ein Ausführungsbeispiel einer Schaltung zum Erzeugen eines Test-Signals, das einen Testzeitverkürzungszustand bewirkt, ist unter Bezugnahme auf Fig. 1 und 2 beschrieben worden. Im folgenden wird die Speichervorrichtung beschrieben, die das Test-Signal zur Verkürzung der Testzeit verwendet.

Zur Vereinfachung der Beschreibung und Erläuterung wird unterstellt, daß eine Halbleiterspeichervorrichtung lediglich eine Kapazität von 4 Bits habe, wie es in Fig. 4 beispielshalber gezeigt ist. Die Speicherleitervorrichtung enthält lediglich acht Anschlüsse oder Stifte, nämlich einen Adreßeingangsanschluß, an dem die Adressen duplexiert werden, sowie Anschlüsse für RAS, CAS, R/W, D _IN, D _OUT, eine Versorgungsquelle und Masse.

Wie es aus Fig. 4 hervorgeht, sind vorgesehen Speicherzellen 41 a bis 41 d für jeweils ein Bit und Leseverstärker 42 a bis 42 d, die bei Verbindungspunkten 43 a bis 43 d an die Speicherzellen 41 a bis 41 d angeschlossen sind und zur Verstärkung aus den Speicherzellen ausgelesener Daten dienen. Bei der gezeigten Darstellung haben die Verstärker lediglich eine Stufe. Im allgemeinen werden zweistufige Verstärker verwendet.

Ferner sind vorgesehen MOSTs 45 a bis 45 d, die zwischen einen Verbindungspunkt 54 und Verbindungspunkte 44 a bis 44 d geschaltet sind und deren Gates an Verbindungspunkte 47 a bis 47 d angeschlossen sind, MOSTs 46 a bis 46 d, die zwischen den Verbindungspunkt 54 und die Verbindungspunkte 44 a und 44 d geschaltet sind und deren Gates mit dem Anschluß 22 verbunden sind, sowie MOSTs 49 a bis 49 d, die zwischen die Verbindungspunkte 48 a bis 48 d und einen Verbindungspunkt 55 geschaltet sind und deren Gates mit Verbindungspunkten 47 a bis 47 d verbunden sind.

Weiterhin sind vorgesehen ein externer Dateneingangsanschluß 50, der zum Anlegen eines externen Dateneingangssignals dient, ein Ausgangsanschluß 51, über den Ausgangsdaten ausgelesen werden, ein Eingangspuffer 52, dessen Eingangsanschluß mit dem Anschluß 50 verbunden ist und dessen Ausgang zum Verbindungspunkt 54 führt und der zur Zeit des Schreibens aktiviert wird, ein MOST 56, der zwischen den Verbindungspunkt 55 und einen Verbindungsspunkt 57 geschaltet ist und dessen Gate mit dem Anschluß 26 verbunden ist, ein MOST 58, der zwischen den Verbindungspunkt 57 und einen Verbindungspunkt 62 geschaltet ist und dessen Gate mit dem Verbindungspunkt 22 verbunden ist, sowie ein Ausgangspuffer 59, dessen Eingang mit dem Verbindungspunkt 57 und dessen Ausgang mit dem Anschluß 51 verbunden ist.

Schließlich sind noch vorgesehen ein Eingangsanschluß 60, der zur Zufuhr eines Adreßeingangssignals dient, ein Decodierer 61, der einen 2-Bit-Adreßeingang und einen 4-Bit-Ausgang aufweist, Exklusiv-ODER- Schaltungen 66 a bis 66 d, die jeweils mit einem Eingang an einen jeweiligen der Verbindungspunkte 48 a bis 48 d angeschlossen sind und mit ihrem anderen Eingang alle an einen Verbindungspunkt 65 angeschlossen sind, eine ODER-Schaltung 68 mit vier Eingängen, die jeweils an einen der Ausgänge der Exklusiv-ODER-Schaltungen 66 a bis 66 d angeschlossen sind, und ein Eingangspuffer 63, dessen Eingang mit dem Anschluß 50 verbunden ist und dessen Ausgang an den Verbindungspunkt 65 angeschlossen ist und der zur Zeit des Lesens aktiviert wird.

Wie es aus Fig. 4B ersichtlich ist, sind ferner vorgesehen ein Eingangsanschluß 70, der zur Zufuhr eines R/W-Eingangssignals dient, ein Eingangspuffer 71, der zwischen den Eingangsanschluß 70 und den Verbindungspunkt 53 geschaltet ist, der auch in Fig. 4A gezeigt ist, und zwar zur Erzeugung eines Schreibsignals W, und ein Eingangspuffer 72, der zwischen den Verbindungspunkt 53 und den ebenfalls bereits in Fig. 4A dargestellten Verbindungspunkt 64 geschaltet ist, und zwar zur Erzeugung eines Lesesignals R.

Die Arbeitsweise der Schaltung nach Fig. 4 wird im folgenden an Hand von Fig. 5 erläutert, die den Betrieb während des Schreibens darstellt.

Sollen Daten eingeschrieben werden, wird das in Fig. 5D dargestellte R/W-Signal auf 0 gesetzt. Zu einer Zeit t 1, fällt das in Fig. 5A gezeigte Signal RAS ab, wenn die Zeilenadresse des duplexierten Adreßsignals A, das in Fig. 5C dargestellt ist, vom Decodierer 61 aufgenommen wird.

Zu einer Zeit t 2 wird die Spaltenadresse aufgenommen. In Abhängigkeit von den Zuständen der Zeilenadresse und der Spaltenadresse wird einer der vier Decodiererausgänge auf 1 gesetzt. Es sei beispielshalber angenommen, daß das Ausgangssignal des Verbindungspunkts 47 a den Wert 1 annimmt, wohingegen die Signale an den Verbindungspunkten 47 b bis 47 d jeweils auf dem Wert 0 bleiben, wie es in Fig. 5H bis 5K dargestellt ist. Das in Fig. 5C dargestellte Schreibsignal W ist auf 1 gesetzt, so daß der Eingangspuffer 52 aktiviert ist und der in Fig. 5E gezeigte Dateneingang D _IN zum Verbindungspunkt 54 übertragen wird und von dort über den jetzt leitenden MOST 45 a in die Speicherzelle 41 a eingeschrieben wird.

Die obige Erläuterung bezieht sich auf einen üblichen Vorgang, der stattfindet, wenn der 1-Pegel des Signals CAS etwa 5 V beträgt. Wird der 1-Pegel des Signals CAS auf 10 V angehoben, wie es durch eine unterbrochene Linie in Fig. 5B eingezeichnet ist, wird das in Fig. 5L dargestellte Test-Signal TEST gleich 1 und das in Fig. 5M dargestellte Test-Signal TEST wird gleich 0, wie es an Hand von Fig. 1 und 2 beschrieben worden ist. In diesem Zustand werden alle MOSTs 46 a bis 46 d leitend, so daß die am Verbindungspunkt 54 anliegenden selben Daten gleichzeitig in alle Speicherzellen 41 a bis 41 d eingeschrieben werden. Dies bedeutet, daß die zum Schreiben erforderliche Zeit um 1/4 (ein Viertel) vermindert wird im Vergleich zu einem Fall, bei dem die MOSTs 45 a bis 45 d aufeinanderfolgend leitend gemacht werden und dementsprechend das Einschreiben in die Speicherzellen 41 a bis 41 d aufeinanderfolgend ausgeführt wird.

Zum Lesen wird das R/W-Signal auf 1 gesetzt, und dementsprechend nimmt das in Fig. 4G gezeigte Signal R den Wert 1 an. Das Ergebnis davon ist, daß der Eingangspuffer 63 aktiviert ist und daß das dem Eingangsanschluß 50 zugeführte Eingangssignal D _IN zum Verbindungspunkt 65 gelangt.

Die aus den Speicherzellen 41 a bis 41 d ausgelesenen Daten werden mittels der Verstärker 42 a bis 42 d verstärkt und gelangen zu den Verbindungspunkten 48 a bis 48 d. Diese Daten werden mit dem Eingangsdaten D _IN bei den Exklusiv-ODER-Schaltungen 66 a bis 66 d verglichen. Die Ausgänge der Exklusiv-ODER-Schaltungen 66 a bis 66 d betragen entweder 0 oder 1, und zwar in Abhängigkeit davon, ob die Daten aus den Speicherzellen 41 a bis 41 d mit den Eingangsdaten D _IN zusammenfallen oder nicht. Liefert irgendeine der Exklusiv- ODER-Schaltungen 66 a bis 66 d eine 1, was bedeutet, daß das Datensignal der betreffenden Speicherzelle mit dem Eingangsdatensignal D _IN nicht übereinstimmt, erscheint am Ausgang der ODER-Schaltung 68 eine 1. Auf diese Weise ist es möglich, die Daten von den vier Speicherzellen ist die Testzeit auf 1/4 vermindert.

Die Schaltung mit den MOSTs 56 und 58 bildet einen Schalter zur Umschaltung zwischen einem üblichen Betriebsmodus und einem Verkürzungstestzeit-Betriebsmodus, d. h. ein Betriebsmodus mit reduzierter Testzeit. Beim gewöhnlichen oder üblichen Betriebsmodus befindet sich der MOST 56 im leitenden Zustand und die Daten von der vom Ausgang des Decodierers 61 ausgewählten Speicherzellen werden zum Ausgangspuffer 59 übertragen.

Beim Verkürzungstestzeit-Betriebsmodus befindet sich der MOST 58 im leitenden Zustand, so daß der Ausgang der ODER-Schaltung 68 zum Ausgangspuffer 59 übertragen wird und demzufolge zum Ausgangsanschluß 51. Es ist daher möglich, an Hand der Daten am Ausgangsanschluß 51 die Speicherzellendaten zu beurteilen. Eine 1 am Ausgangsanschluß 51 bedeutet das Vorhandensein eines Fehlers, wohingegen eine 0 das Nichtvorhandensein eines Fehlers anzeigt.

Bei dem betrachteten Ausführungsbeispiel wird der 1-Pegel des Eingangssignals CAS angehoben, um die Testsignale TEST und TEST zu erzeugen. Die Erfindung ist auf eine derartige Anordnung nicht begrenzt. Es ist auch möglich, den 1-Pegel irgendeines anderen Eingangssignals während einer Zeitspanne anzuheben, während der sich das R/W-Signal und das D _IN-Signal in einem willkürlichen oder beliebigen Zustand befinden.

Ein zweites Ausführungsbeispiel einer Halbleiterspeichervorrichtung gemäß der Erfindung wird im folgenden an Hand von Fig. 6 beschrieben.

Dieses Ausführungsbeispiel der erfindungsgemäßen Halbleiterspeichervorrichtung enthält eine Speicherzellenanordnung 80 mit 262,144 Speicherzellen, die in 512 (= 2⁹) Zeilen und 512 (= 2⁹) Spalten unter Bildung einer Matrix angeordnet sind. Die Speicherzellenanordnung 80 ist in vier Blöcke 85 bis 88 unterteilt, wobei jeder Block 262,144/4 = 65,536 Speicherzellen enthält. Einheitsspeicherzellen für ein einziges Bit, die in den Blöcken 85 bis 88 jeweils eine vergleichbare Position einnehmen, sind mit 81 bis 84 bezeichnet.

Zur Auswahl einer Speicherzelle innerhalb der Speicherzellenanordnung 80 werden neun Bits (RA0 bis RA 8) für ein Zeilenadreßsignal und neun Bits (CA0 bis CA 8) für ein Spaltenadreßsignal, d. h. insgesamt 18 Bits benötigt. Wenn allerdings vier Speicherzellen, beispielsweise die Speicherzellen 81 bis 84, gleichzeitig ausgewählt werden, benötigt man nicht die höchstwertigen Bits (RA 8 und CA 8) des Spaltenadreß- und Zeilenadreßsignals. Dies erleichtert die Verwirklichung des zweiten Ausführungsbeispiels. Dynamische RAMs oder DRAMs, die heutzutage weitverbreitet hergestellt werden, benutzen ein System, bei dem jedes Bit des Zeilenadreßsignals und ein entsprechenden Bit des Spaltenadreßsignals über einen einzigen Eingangsanschluß unter Verwendung eines Zeitaufteilungsverfahren bzw. im Zeitmultiplex zugeführt werden. So hat beispielsweise der in Fig. 6 dargestellte dynamische RAM neun Adreßeingangsanschlüsse A0 bis A 8, über die neun Bits RA0 bis RA 8 des Zeilenadreßsignals und anschließend neun Bits CA0 bis CA 9 des Spaltenadreßsignals zugeführt werden.

Werden die vier Speicherzellen gleichzeitig ausgewählt, ist der Anschluß A 8 für die Zwecke der Zufuhr eines Adreßsignals nicht erforderlich. Es ist daher möglich, den Anschluß A 8 für die Zwecke der Zufuhr einer hohen Gleichspannung zwecks Erzeugung der Test- Signale zu benutzen. Bei dem betrachteten Ausführungsbeispiel ist es lediglich erforderlich, eine hohe Gleichspannung anzulegen, so daß die Schaltungsanordnung im Vergleich zum Ausführungsbeispiel nach Fig. 1 einfacher ist, bei der der 1-Pegel des Signals CAS angehoben werden muß.

Fig. 7A, 7B und 7C zeigen in weiteren Einzelheiten wie das Konzept des Ausführungsbeispiels nach Fig. 6 realisiert ist. Zur Vereinfachung der Darstellung und Beschreibung enthält die gezeigte Speicherzellenanordnung 80 lediglich 64 Zellen MC 11 bis MC 88, die in acht Zeilen und in acht Spalten angeordnet sind. Die Anordnung ist in vier Blöcke 85, 86, 87 und 88 unterteilt, von denen jeder 16 Speicherzellen in vier Zeilen und vier Spalten enthält. Alle Bitleitungen jedes Blocks sind jeweils über ein entsprechendes von Transfergattern TG 11 bis TG 28 mit einer entsprechenden von vier Leitungen oder einem entsprechenden von vier Knoten 44 a bis 44 d verbunden.

Zur Auswahl einer der Speicherzellen werden drei Bits (RA0 bis RA 2) für ein Zeilenadreßsignals und drei Bits (CA0 bis CA 2) für ein Spaltenadreßsignal eingegeben. Das höchstwertige Bit (RA 2) des Zeilenadreßsigansl und das höchstwertige Bit (CA 2) des Spaltenadreßsignals werden dem Decodierer 61 zugeführt, der auf diese Weise eine der Leitungen 44 a bis 44 d auswählt. Die restlichen Bits (RA 1, RA0) des Zeilenadreßsignals werden einem nicht dargestellten Zeilendecodierer zugeführt, und zwar zur Auswahl einer der Leitungen WT0 bis WT 3 zwecks Auswahl einer der Wortleitungen in jedem Block. Die restlichen Bits (CA 1, CA0) des Spaltenadreßsignals werden einem nicht dargestellten Spaltendecodierer zugeführt, und zwar zur Auswahl einer der Leitungen BDD0 bis BD 3 zur Auswahl einer der Bitleitungen in jedem Block. Die Bitleitungen sind jeweils mit Verstärkern 42 verbunden.

Während des gewöhnlichen Betriebs werden vier Speicherzellen, beispielsweise MC 11, MC 15, MC 51, MC 55, jeweils bei der gleichen Position innerhalb der betreffenden Blöcke durch die Ausgänge des Zeilenadreßdecodierers und des Spaltenadreßdecodierers ausgewählt, und es wird eine der vier Speicherzellen durch die Ausgänge des Decodierers 61 ausgewählt.

Soll ein Verkürzungszeit-Test bzw. ein Test mit verkürzter Zeit durchgeführt werden, entfällt die Zufuhr der höchstwertigen Bits des Zeilenadreßsignals und des Spaltenadreßsignals, und stattdessen wird eine den Test befehlende hohe Gleichspannung über den Adreßanschluß A 2 für die höchstwertigen Bits (RA 2, CA 2) eingegeben. Diese hohe Gleichspannung wird von einer Verkürzungszeittest-Aufruf-Detektionsschaltung 100 festgestellt, die die Testsignale TEST und TEST erzeugt, und es erfolgt ein gleichzeitiger Zugriff zu allen vier Speicherzellen, die von dem Zeielnadreßdecodierer und dem Spaltenadreßdecodierer ausgewählt worden sind.

Nach der Erfindung wird somit eine Vielzahl von Speicherzellen gleichzeitig getestet, und zwar dadurch, daß der Pegel eines der Eingangssignale über den Bereich hinaus erhöht wird, den die Pegel bei normalen oder gewöhnlichen Betriebsbedingungen einnehmen. Auf diese Weise kann die Testzeit herabgesetzt werden. Diese Herabsetzung der Testzeit erfordert keine Erhöhung der Anzahl der Anschlüsse.

Claims

1. Halbleiterspeichervorrichtung enthaltend
eine Vielzahl von Speicherzellen (41 a bis 41 d; MC 11 bis MC 88),
eine Testaufruf-Detektionsschaltung (Fig. 1; 100), die auf eine an einen Eingangsanschluß (2; A 2) gelegte Spannung anspricht, welche höher als ein Bereich von Spannungen ist, die bei normalen Betriebsbedingungen anliegen, und die aufgrund einer solchen höheren Spannung ein Test-Signal (TEST) erzeugt,
Einrichtungen (46 a bis 46 d, 58), die ansprechend auf das Test-Signal (TEST) veranlassen, daß der Halbleiterspeichervorrichtung zugeführte Daten in die Vielzahl der Speicherzellen gleichzeitig eingeschrieben werden und daß die in der Vielzahl der Speicherzellen enthaltenen Daten gleichzeitig auf ihnen ausgelesen werden, und
eine Einrichtung (65, 66 a bis 66 d, 67 a bis 67 d, 68) zur Beurteilung, ob oder ob nicht die aus den Speicherzellen ausgelesenen Daten mit den der Halbleiterspeichervorrichtung ursprünglich zugeführten Daten übereinstimmen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Beurteilungseinrichtung eine Vielzahl von Beurteilungsschaltungen (65, 66 a bis 66 d, 67 a bis 67 d) enthält, welche die der Halbleiterspeichervorrichtung zugeführten Daten und die aus den Speicherzellen ausgelesenen Daten empfängt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der jede der Beurteilungsschaltungen eine Exklusiv- ODER-Schaltung (66 a, 66 b, 66 c, 66 d) enthält, an deren Ausgang eine "1" auftritt, wenn das aus der entsprechenden Speicherzelle ausgelesene Datum mit dem der Halbleiterspeichervorrichtung zugeführten Datum nicht übereinstimmt.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der die Beurteilungseinrichtungen ferner eine ODER- Schaltung (68) enthalten, der die Ausgänge der Exklusiv- ODER-Schaltungen zugeführt werden und die ein Fehlerdetektionssignal abgibt, wenn am Ausgang irgendeiner der Exklusiv-ODER-Schaltungen eine "1" auftritt.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, bei der die Beurteilungseinrichtung das Ergebnis der Beurteilung an einen äußeren Anschluß (D _OUT) ausgibt.

6. Halbleiterspeichervorrichtung nach einem der vorstehenden Ansprüche, bei der jede der Speicherzellen einen Feldeffekttransistor enthält.