DE4223127A1 - Schaltkreis zum einschalten eines pruefbetriebszustands - Google Patents

Schaltkreis zum einschalten eines pruefbetriebszustands

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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Description

Die Erfindung betrifft einen Schaltkreis zum Einschalten (Frei­ geben) eines Prüfbetriebszustandes, der für eine vorgegebene Zeit wirksam sein soll, und insbesondere einen derartigen Schaltkreis zum Freigeben eines Prüfbetriebszustandes unter Verwendung eines negativen Pulssignals unterhalb des Massepo­ tentials, wodurch es möglich ist, ein normales Betriebssignal an einen Eingangsstift während des Prüfens derart anzulegen, daß augenblicklich Freigabe- und Sperroperationen durchgeführt werden können.
Zum Stand der Technik
Allgemein werden Freigabeschaltkreise für Prüfbetriebszustände bei Speicheranordnungen verwendet und im Stand der Technik sind unterschiedliche Typen von Prüfbetriebsfreigabeschaltungen be­ kannt. Ein herkömmlicher Prüfbetriebsfreigabeschaltkreis ist im US-Patent 47 33 168 (BLANKENSHIP et al.) beschrieben. Der her­ kömmliche Prüfbetriebsfreigabeschaltkreis gemäß Fig. 1 enthält einen Pegeldetektorkreis 2 zum Ermitteln des Pegels an einem Eingangsanschluß 1, ein Inverter-Gate 3 zum Invertieren und Puffern des Detektorsignals vom Pegeldetektorschaltkreis 2, und einen Begrenzungsschaltkreis 4 zum Begrenzen von Maximal- und Minimalwerten des an den Eingang 1 eingelegten Pegels.
Der Pegeldetektorkreis 2 ist so aufgebaut, daß die Source eines NMOS-Transistors M1 über einen Widerstand R1 an den Eingangs­ anschluß 1 angelegt ist, während die Drain und das Gate des NMOS-Transistors M1 gemeinsam an die Source eines NMOS-Transi­ stors M2 angeschlossen sind, ein Gate des NMOS-Transistors M2 geerdet ist, die Drain des NMOS-Transistors M2 gemeinsam an den Emitter eines bipolaren Transistors Q1 und eine Source eines NMOS-Transistors M3 angeschlossen ist, die Drain und das Gate des NMOS-Transistors M3 an eine Spannungsquelle VDD angeschlos­ sen sind, die Basis des bipolaren Transistors Q1 geerdet ist und der Kollektor desselben an eine Spannungsquelle VDD ange­ schlossen ist.
Der Begrenzungsschaltkreis 4 begrenzt die Maximal- und die Minimalwerte des an den Eingangsanschluß 1 angelegten Span­ nungspegels, so daß andere periphere Schaltkreise gegenüber einem Spannungs- oder Stromstoß geschützt sind, der am Ein­ gangsanschluß 1 auftreten kann.
Das invertierende Gate 3 invertiert den Pegel eines Eingangs­ signals, welches mittels des Pegeldetektorkreises 2 ermittelt wird, so daß das zunächst insoweit undefinierte Pegelsignal des Pegeldetektorkreises 2 als zutreffendes Signal mit hohem Pegel oder tiefem Pegel abgegeben werden kann.
Da das Gate des NMOS-Transistors 2 geerdet ist, wird ein Ein­ gangssignal eines Pegels entsprechend einer Subtraktion der Schwellspannungen 2VT der NMOS-Transistoren M2 und M1 gegenüber dem Erdpotential angelegt, um die NMOS-Transistoren M1 und M2 einzuschalten. Da die Basis des bipolaren Transistors Q1 eben­ falls geerdet ist, ist der Minimalwert des Potentials am Ver­ bindungsknoten N1 emitterseitig des bipolaren Transistors Q1 auf einen Wert begrenzt, der erhalten wird durch Subtraktion eines Schwellwertes des bipolaren Transistors Q1 in bezug auf das Massepotential.
Nimmt der Pegel der Eingangsspannung VIN, die an den Eingangs­ anschluß 1 angelegt wird, einen "Normalwert" an, d. h. liegt der Pegel der Eingangsspannung VIN zwischen dem Massepotential und der Spannung der Spannungsquelle, so sind die NMOS-Transistoren M1 und M2 in ausgeschaltetem Zustand und eine Spannung mit dem Pegel VDD-VTN wird am Verbindungsknoten N1 über den NMOS-Tran­ sistor M3 erzeugt, der allzeit im eingeschalteten Zustand ist, und die Spannung wird an das invertierende Gate 3 angelegt. Auf diese Weise gelangt das Ausgangssignal des invertierenden Gates 3 auf Massepegel (Erdpegel).
In der Zwischenzeit fällt der Pegel der Eingangsspannung VIN, die an den Eingangsanschluß 1 angelegt wird, auf Massepegel ab und der NMOS-Transistor M1 wird eingeschaltet, so daß die elektrischen Ladungen am Verbindungsknoten über den NMOS-Tran­ sistor M1 abgeleitet werden.
Mit anderen Worten: Wenn der Eingangspegel VIN unter den Wert GND/VTN abfällt, so wird der NMOS-Transistor M2 eingeschaltet und der Pegel am Knoten N1 fällt ab.
Zu diesem Zeitpunkt, wenn also der Pegel am Knoten N1 auf den Massepegel GND abfällt, wird die Spannung zwischen der Drain und der Source des NMOS-Transistors M3 gleich der Spannung zwischen dessen Gate und Source und somit kommt der NMOS-Tran­ sistor M3 in einen Sättigungszustand.
Dementsprechend bleibt der Pegel am Knoten N1 auf dem Masse­ pegel GND und das Ausgangssignal des invertierenden Gates 3 nimmt hohen Pegel an, wodurch der Prüfzustand eingeleitet wird.
Bei einer derartigen herkömmlichen Schaltung tritt beträcht­ licher Leistungsverlust aufgrund von statischen Strömen während der Prüfbetriebszustandsfreigabe auf und, da der hohe Pegel am Knoten N1, der einem Ausgangssignal der invertierenden Gates M4 und M5 entspricht, den Wert VDD-VTN annimmt, ist der Störab­ stand unzureichend. Da weiterhin invertierende Gates verwendet werden, um den Pegel am Knoten N1 zu ermitteln, sind die Schalteigenschaften am Verbindungsknoten N3 unzureichend.
Dementsprechend liegt der Erfindung die Aufgabe zugrunde, einen Schaltkreis zum augenblicklichen Freigeben eines Tests zu schaffen, bei dem ein übliches Betriebssignal während eines Prüfbetriebs an einen Eingangsanschluß angelegt werden kann.
Ein weiteres Ziel der Erfindung liegt darin, einen Schaltkreis zum augenblicklichen Einschalten eines Prüfbetriebszustandes bereitzustellen, der in der Lage ist, einen zeitweisen Prüfbe­ trieb freizugeben unter Verwendung eines negativen Pulses, um Leistungsverluste zu reduzieren und augenblickliche (und eine möglichst kurze Zeitverzögerung aufweisende) Freigabe- und Sperrbetätigungen zu erreichen.
Ein weiteres Ziel der Erfindung liegt darin, einen Schaltkreis zum augenblicklichen Freigeben eines Prüfzustandes zu schaffen, der in der Lage ist, in stabiler Weise einen zeitweisen Test­ zustand einzuleiten, wobei der Rauschabstand (die Störgrenze) verbessert sein sollen.
Kurz gesagt, betrifft die Erfindung einen Schaltkreis zum zeit­ weisen Einschalten eines Prüfbetriebs, wobei der Schaltkreis eine Pegeldetektoreinheit aufweist zum Ermitteln eines Pegels eines Eingangssignals, welches an einen Eingangsanschluß an­ gelegt wird, einen Schmitt-Trigger zum Stabilisieren des mit­ tels des Pegeldetektorkreises ermittelten Pegels und zum Aus­ geben eines stabilisierten Signals als Taktsignal, und eine Kipp- und Verriegelungseinheit, die über die Taktsignale der Schmitt-Triggereinheit gesteuert wird, um ein Test-Freigabe­ signal abzugeben.
Die Pegeldetektoreinheit ist so aufgebaut, daß ein Detektorsig­ nal entsprechend einem Massespannungspegel abgegeben wird, wenn der Pegel des Eingangssignals, welches an den Eingangsanschluß angelegt wird, unterhalb des Massespannungspegels liegt, wäh­ rend ein Detektorsignal entsprechend einem Spannungsquellenpe­ gel abgegeben wird, wenn der Pegel des über den Eingangsan­ schluß angelegten Eingangssignals größer ist als der Masse­ spannungspegel.
Die Schmitt-Triggereinheit enthält ein erstes invertierendes Gate zum Invertieren eines Ausgangssignals des Pegeldetektor­ kreises, ein zweites invertierendes Gate zum Invertieren eines Ausgangssignals des ersten invertierenden Gates und zum Aus­ geben eines nicht-invertierten Taktsignals eines zweiten NMOS-Transistors zum Laden eines Verbindungsknotens zwischen dem ersten invertierenden Gate und dem zweiten invertierenden Gate entsprechend der Versorgungsspannung unter Steuerung durch das nicht-invertierende Taktsignal des zweiten invertierenden Gates, einen NMOS-Transistor zum Entladen des Verbindungskno­ tens zwischen dem ersten invertierenden Gate und dem zweiten invertierenden Gate auf Massepotential (Erdpotential) unter Steuerung durch die nicht-invertierenden Taktsignale des zwei­ ten invertierenden Gates, und ein drittes invertierendes Gate zum Invertieren der nicht-invertierenden Taktsignale des zwei­ ten invertierenden Gates in ein invertierendes Taktsignal.
Die Kipp- und Verriegelungseinheit enthält einen Kipp-Abschnitt zum Erzeugen und zum Verriegeln eines Steuersignals, mit dem ein Prüfzustandsfreigabesignal erzeugt wird entsprechend den Taktsignalen aus der Schmitt-Triggereinheit, zum Übertragen des Steuersignals sowie zum Kippen des Steuersignals entsprechend einer Rückkoppelung 1 und einen Verriegelungsabschnitt zum Ab­ geben eines Testfreigabesignals in Ansprache auf das Steuer­ signal, das von dem Kippabschnitt übertragen wurde, unter Steuerung durch die Taktsignale der Schmitt-Triggereinheit, wo­ durch das Prüffreigabesignal verriegelt wird und das Kippsignal zum Kippabschnitt rückgeführt wird.
Der Kippabschnitt enthält einen PMOS-Transistor zum Aufladen eines Steuersignalserzeugungsknotens unter Steuerung durch ein Rücksetzsignal, einen NMOS-Transistor zum Bilden einer Entlade­ schleife bezüglich des Steuersignalserzeugungsknotens unter Steuerung durch das Rücksetzsignal, ein viertes invertierendes Gate zum Invertieren des Steuersignals vom Steuersignalerzeu­ gungsknoten, ein erstes Übertragungsgate zum Übertragen eines Ausgangssignals des vierten invertierenden Gates als Lade­ steuersignal oder als Entladesteuersignal bezüglich des Steuer­ signalerzeugungsknotens unter Steuerung durch die Taktsignale aus der Schmitt-Triggereinheit, einen PMOS-Transistor zum Auf­ laden des Steuersignalerzeugungsknotens zwischen dem Steuer­ signalerzeugungsknoten und dem NMOS-Transistor, basierend auf dem Ausgangssignal des vierten invertierenden Gates, welches das erste Übertragungsgate passiert hat, und dem Kippsignal, wel­ ches zum Verriegelungsabschnitt rückgeführt wurde; und mit ei­ nem zweiten Übertragungsgate zum Übertragen des Steuersignals vom Steuersignalerzeugungsknoten zum Verriegelungsabschnitt unter Steuerung durch die Taktsignale der Schmitt-Triggerein­ heit.
Der Verriegelungsabschnitt enthält ein fünftes invertierendes Gate zum Invertieren des Steuersignals, um das Prüfzustand­ freigabesignal zu erzeugen, das vom Kippabschnitt übertragen wurde, und um ein Prüffreigabesignal abzugeben, ein sechstes invertierendes Gate zum Invertieren des Prüffreigabesignals, ein drittes Übertragungsgate zum Rückführen eines Ausgangs­ signals des sechsten invertierenden Gates zum Kippabschnitt als Kippsignal unter Steuerung durch die Taktsignale der Schmitt- Triggereinheit, und ein viertes Übertragungsgate zum Rückführen eines Ausgangssignals des sechsten invertierenden Gates zum fünften invertierenden Gate als ein Eingangssignal unter Steue­ rung durch die Taktsignale der Schmitt-Triggereinheit.
Andere Eigenschaften und Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen.
In den Figuren zeigt
Fig. 1 einen herkömmlichen Schaltkreis zum Einschalten eines Prüfbetriebszustandes;
Fig. 2 ein Blockdiagramm eines erfindungsgemäßen Schaltkrei­ ses zum Einschalten eines Prüfbetriebszustandes mit relativ kurzer Einschaltzeit;
Fig. 3 einen detaillierten erfindungsgemäßen Schaltkreis;
Fig. 4A-4D die Zeitverläufe der Signale der einzelnen Funktionsblöcke des Schaltkreises gemäß Fig. 3, im einzelnen:
Fig. 4A eine Wellenform des Eingangssignals;
Fig. 4B eine Wellenform, die an einem Eingangspegel-Detektor­ knoten auftritt;
Fig. 4C eine Wellenform eines invertierenden Taktsignals; und
Fig. 4D eine Wellenform des Prüf-Freigabesignals.
Der in den Fig. 2 und 3 gezeigte Schaltkreis zum augenblickli­ chen Freigeben eines Prüfbetriebszustandes weist eine Pegelde­ tektoreinheit 10 zum Nachweis des Pegels eines Eingangssignals VIN auf, welches an einem Eingangsanschluß 1 anliegt, eine Schmitt-Triggereinheit 20 zum Stabilisieren des Pegels des Signals, welches mittels der Pegeldetektoreinheit 10 ermittelt worden ist, und zum Ausgeben des stabilisierten Signals als Taktsignale CK und , und einen Kipp- und Verriegelungsschalt­ kreis 30 zum Ausgeben eines Prüffreigabesignals TESTEN unter Steuerung durch die Taktsignale CK und der Schmitt-Trigger­ einheit 20.
Die Pegeldetektoreinheit 10 weist einen ersten NMOS-Transistor M11 auf, dessen Drain über einen Widerstand R10 mit dem Ein­ gangsanschluß 1 verbunden ist und dessen Gate mit der Masse verbunden ist, sowie einen zweiten NMOS-Transistor M12, dessen Drain mit der Source des ersten NMOS-Transistors verbunden ist und dessen Gate und Source gemeinsam an Masse anliegen, einen dritten NMOS-Transistor M13, dessen Drain mit einem Verbin­ dungsknoten n11 zwischen der Drain des zweiten NMOS-Transistors M12 und der Source des ersten NMOS-Transistors M11 verbunden ist, während ein Gate und eine Source gemeinsam mit einem Pegeldetektorknoten n12 verbunden sind, und einen PMOS-Transi­ stor M14, dessen Drain mit dem Pegeldetektorknoten n12 verbun­ den ist und dessen Source an eine Spannungsversorgung VDD an­ geschlossen ist, während das Gate an Masse liegt, so daß der Pegeldetektorkreis 10 ein Detektorsignal mit Masse-Spannungs­ pegel GND abgibt, wenn der Pegel des Eingangssignals VIN, wel­ ches am Eingangs-Anschlußstift 1 anliegt, unterhalb des Masse- Spannungspegels GND liegt, während dann, wenn der Pegel des Eingangssignals VIN größer ist als der Masse-Spannungspegel GND, ein Detektorsignal mit dem Spannungspegel VDD der Span­ nungsversorgung abgegeben wird.
Die Schmitt-Triggereinheit 20 weist ein erstes Invertergate IN1 auf mit einem PMOS-Transistor M15 und einen NMOS-Transistor M16, wobei die Gates gemeinsam an einen Pegeldetektorknoten n12 der Pegeldetektoreinheit 10 angeschlossen sind, und die Drain jeweils gemeinsam an einen Verbindungsknoten n13 angeschlossen sind, um das Ausgangssignal des Pegeldetektorkreises 10 zu invertieren, und ein zweites Invertergate IN2 mit einem PMOS- Transistor M19 und einem NMOS-Transistor M20, wobei jeweils die Gates gemeinsam an den Verbindungsknoten n13 und die Drains ge­ meinsam an einen nicht-invertierenden Taktsignalausgangsknoten n14 angeschlossen sind, um das Ausgangssignal des ersten Inver­ tergates IN1 zu invertieren und ein nicht-invertierendes Takt­ signal CK abzugeben, einen PMOS-Transistor M17 mit einem Gate, das an den Ausgangsknoten n14 des zweiten Invertergates IN2 angeschlossen ist, eine Source, die an einen Spannungsversor­ gungsanschluß VDD, angeschlossen ist und eine Source, die mit dem Verbindungsknoten n13 zwischen dem ersten Invertergate In1 und dem zweiten Invertergate IN2 verbunden ist, um den Verbin­ dungsknoten n13 mittels des nicht-invertierenden Taktsignals CK mit der Versorgungsspannung VDD zu laden, und einen NMOS-Tran­ sistor M18 mit einem Gate, das an den Ausgangsknoten n14 des zweiten Invertergates IN2 angeschlossen ist, während die Source an Masse anliegt und die Drain mit dem Verbindungsknoten n13 zwischen dem ersten Invertergate IN1 und dem zweiten Inverter­ gate IN2 verbunden ist, um den Verbindungsknoten n13 auf Grund­ potential GND zu entladen mittels des nicht-invertierenden Taktsignals CK, ein drittes Invertergate IN3 einschließlich einem PMOS-Transistor M21 und einem NMOS-Transistor M22, die jeweils ein Gate aufweisen, welche gemeinsam an den Ausgangs­ knoten n14 des zweiten Invertergates IN2 angeschlossen sind und die Drains jeweils gemeinsam an den invertierenden Taktsignal­ ausgangsknoten n15 angeschlossen sind, um das nicht-invertie­ rende Taktsignal in ein invertierendes Taktsignal CK zu wandeln.
Die Kipp- und Verriegelungseinheit 30 weist einen Kippabschnitt 31 auf zum Erzeugen und zum Verriegeln eines Steuersignals zum Erzeugen eines Prüfzustandsfreigabesignals in Ansprache auf die Taktsignale CK und von der Schmitt-Triggereinheit 20, sowie zum Übertragen des Steuersignals und zum Kippen des Steuersig­ nals mittels einer Rückkoppelung desselben und einen Verriege­ lungsabschnitt 32 zum Ausgeben eines Prüffreigabesignals TESTEN in Ansprache auf das Steuersignal, welches vom Kippabschnitt 31 übertragen wurde, und unter Steuerung durch die Taktsignale und CK von der Schmitt-Triggereinheit 20, sowie zum Verriegeln des Prüffreigabesignals TESTEN und zum Rückführen eines Kipp­ signals zum Kippabschnitt 31.
Der Kippabschnitt 31 enthält einen PMOS-Transistor M23 mit einem Gate, welches an einen Rücksetzanschluß RST angeschlossen ist, einer Source, die an eine Spannungsversorgung VDD ange­ schlossen ist, und einer Drain, die an einen Steuersignaler­ zeugungsknoten n16 angeschlossen ist, um den Steuersignalerzeu­ gungsknoten n16 mittels des Rücksetzsignals RST aufzuladen, einen NMOS-Transistor M26 zum Bilden einer Entladeschleife be­ züglich des Steuersignalerzeugungsknotens n16 unter Steuerung durch das Rücksetzsignal RST, ein viertes Invertergate ein­ schließlich einem PMOS-Transistor M29 und einem NMOS-Transistor M30, deren Gates gemeinsam an den Steuersignalerzeugungsknoten n16 angeschlossen sind und deren Drains zusammengeschlossen sind, um das Steuersignal des Verbindungsknotens n16 zu inver­ tieren, ein erstes Übertragungsgate T1 mit einem Übertragungs­ knoten n17, der an den Ausgangsanschluß des vierten Inverter­ gates IN4 angeschlossen ist, um das Ausgangssignal des vierten Invertergates IN4 als Lade- bzw. Entladesteuersignal des Steuersignalerzeugungsknotens n16 unter Steuerung durch die Taktsignale CK und der Schmitt-Triggereinheit 20 zu über­ tragen, einen PMOS-Transistor M24 mit einem Gate, das an einen Übertragungsknoten n18 des ersten Übertragungsgates T1 und einen Kippsignalanschluß angeschlossen ist und vom Verriege­ lungsabschnitt 32 rückgekoppelt wird, wobei eine Quelle (dieses Transistors) an eine Spannungsversorgung VDD angeschlossen ist, eine Drain mit dem Steuersignalerzeugungsknoten n16 verbunden ist, um den Steuersignalerzeugungsknoten n16 entsprechend dem Ausgangssignal des vierten Invertergates IN4 aufzuladen, und wobei das Ausgangssignal das erste Invertergate T1 passiert und das Kippsignal vom Verriegelungsabschnitt 32 rückgekoppelt wird, einen NMOS-Transistor M25 mit einem Gate, das an einen Übertragungsknoten n18 des ersten Übertragungsgates T1 und den Kippsignaleingangsanschluß angeschlossen ist, der vom Verrie­ gelungsabschnitt 32 rückgeführt wird, und wobei eine Drain mit dem Steuersignalerzeugungsknoten n16 verbunden ist, um die Entladung des Steuersignalerzeugungsknotens n16 zwischen dem Steuersignalerzeugungsknoten n16 und dem PMOS-Transistor M26 in Ansprache auf das Ausgangssignal des vierten Invertergates IN4 zu steuern, welches das erste Invertergate IN1 passiert hat, sowie in Ansprache auf das Kippsignal, welches rückgeführt ist vom Verriegelungsabschnitt 32, und mit einem zweiten Übertra­ gungsgate T2 mit einem Übertragungsknoten, der mit dem Steuer­ signalerzeugungsknoten n16 verbunden ist sowie dem anderen Übertragungsknoten n19, der an den Steuersignaleingangsanschluß des Verriegelungsabschnittes 32 angeschlossen ist, um das Steuersignal vom Steuersignalerzeugungsknoten n16 zum Verrie­ gelungsabschnitt 32 unter Steuerung durch die Taktsignale CK und der Schmitt-Triggereinheit 20 zu übertragen.
Das erste Übertragungsgate T1 enthält einen NMOS-Transistor M28 mit einem Gate zum Empfang des nicht-invertierenden Taktsignals CK vom Schmitt-Trigger 20, einen PMOS-Transistor M27 mit einem Gate zum Empfang des invertierenden Taktsignals des Schmitt- Triggers 20, einen Übertragungsknoten n17 auf einer Seite, der an einen Ausgangsanschluß des vierten Invertergates IN4 ange­ schlossen ist, und einen Übertragungsknoten n18 auf der anderen Seite, der an das Gate des PMOS-Transistors M24 und das Gate des NMOS-Transistors M25 angeschlossen ist.
Das zweite Übertragungsgate T2 enthält einen NMOS-Transistor M32 mit einem Gate zum Empfang des nicht-invertierenden Takt­ signals CK vom Schmitt-Trigger 20, einen PMOS-Transistor M32 mit einem Gate zum Empfang des invertierenden Taktsignals des Schmitt-Triggers 20, einen Übertragungsknoten auf einer Seite, der mit dem Steuersignalerzeugungsknoten n16 verbunden ist und mit einem Übertragungsknoten auf der anderen Seite, der mit einem Eingangsknoten des Verriegelungsabschnittes 32 ver­ bunden ist.
Der Verriegelungsabschnitt 32 enthält ein fünftes Invertergate IN5 mit einem PMOS-Transistor M33 und einem NMOS-Transistor M34, von denen jeweils die Gates gemeinsam an den Übertragungs­ knoten n19 des zweiten Übertragungsgates T2 des Kippabschnittes 31 angeschlossen sind, während die Drains gemeinsam an den Prüffreigabeausgangssignalknoten n21 angeschlossen sind, um das Steuersignal zu invertieren und um ein Testfreigabesignal TESTEN abzugeben, ein sechstes Invertergate IN6 mit einem PMOS-Transistor M35 und einem NMOS-Transistor M36, deren Gates gemeinsam an einen Testfreigabesignalausgangsknoten n21 ange­ schlossen sind, während die Drains gemeinsam an einen Rückkop­ pelknoten n20 angeschlossen sind, um das Testfreigabesignal TESTEN zu invertieren und rückzuführen, ein drittes Übertra­ gungsgate T3 zum Rückführen des Ausgangssignals vom sechsten Invertergate IN6 zum Kippabschnitt 31 als Kippsignal unter Steuerung durch die Taktsignale und CK von der Schmitt-Trig­ gereinheit 20, und ein viertes Übertragungsgate T4 zum Rück­ führen des Ausgangssignals vom sechsten Invertergate IN6 zum fünften Invertergate IN5 als Eingangssignal unter Steuerung durch die Taktsignale und CK von der Schmitt-Triggereinheit 20.
Das dritte Übertragungsgate T3 enthält einen NMOS-Transistor M40 mit einem Gate zum Empfang des invertierenden Taktsignals von der Schmitt-Triggereinheit 20, einen PMOS-Transistor M39 mit einem Gate zum Empfangen des nicht-invertierenden Takt­ signals CK von der Schmitt-Triggereinheit, einen Übertragungs­ knoten auf einer Seite, der mit dem Ausgangsanschluß des sechsten Invertergates IN6 verbunden ist, und einen Übertra­ gungsknoten auf der anderen Seite, der mit dem Kippsignalrück­ führknoten des Kippabschnittes 31 verbunden ist.
Das vierte Übertragungsgate T4 enthält einen NMOS-Transistor M38 mit einem Gate zum Empfang des invertierenden Taktsignals von der Schmitt-Triggereinheit 20, einen PMOS-Transistor M37 mit einem Gate zum Empfang des nicht-invertierenden Takt­ signals CK von der Schmitt-Triggereinheit 20, einen Knoten auf einer Seite, der mit dem Ausgangsanschluß des sechsten Inver­ tergates IN6 verbunden ist, und einen Knoten auf der anderen Seite, der mit dem Eingangsanschluß des fünften Invertergates IN5 verbunden ist.
Der Betrieb des Schaltkreises zum Freigeben eines Prüfbetriebs­ zustandes soll nun anhand der Fig. 4A bis 4D näher beschrieben werden.
Wird das Eingangssignal VIN am Eingangsanschluß 1 angelegt und liegt dessen Pegel zwischen der Bezugsspannung GND (Massespan­ nung) und der Spannung VDD der Spannungsversorgung, so werden die MOS-Transistoren M11 und M13 abgeschaltet und entsprechend wird der Pegeldetektorknoten n11 auf den Pegel der Spannungs­ versorgung aufgeladen, und zwar mit Hilfe des PMOS-Transistors M14. Das hochpegelige Signal am Pegeldetektorknoten n11 pas­ siert die ersten und zweiten Invertergates IN1 und IN2 der Schmitt-Triggereinheit 20, so daß ein hochpegeliges nicht- in­ vertierendes Taktsignal CK vom nicht-invertierenden Taktsig­ nalausgangsknoten n14 abgegeben wird. Das hochpegelige nicht­ invertierende Taktsignal CK wird in ein tiefpegeliges inver­ tierendes Taktsignal mittels des dritten Invertergates IN3 invertiert. Zu diesem Zeitpunkt wird der NMOS-Transistor M16, dessen Gate mit dem Ausgangsknoten n14 verbunden ist, durchge­ schaltet, so daß der Pegel am Verbindungsknoten n13 zwischen dem ersten Invertergate IN1 und dem zweiten Invertergate IN2 einen tiefen Pegel annimmt.
Weil das nicht-invertierende Taktsignal CK, das von der Schmitt-Triggereinheit 20 abgegeben wird, einen hohen Pegel hat, werden zwischenzeitlich der NMOS-Transistor M28 des ersten Übertragungsgates T1 und der NMOS-Transistor M32 des zweiten Übertragungsgates T2 eingeschaltet und da das invertierende Taktsignal tiefpegelig ist, werden der PMOS-Transistor M27 des ersten Übertragungsgates T1 und der PMOS-Transistor M31 des zweiten Übertragungsgate T2 eingeschaltet. Mit anderen Worten: die ersten und zweiten Übertragungsgates T1 und T2 der Kipp- und Verriegelungseinheit 30 werden eingeschaltet (durchgeschal­ tet) und die dritten und vierten Übertragungsgates T3 und T4 werden ausgeschaltet (in Sperrstellung) durch das hochpegelige nicht-invertierende Taktsignal CK bzw. das tiefpegelige inver­ tierende Taktsignal .
Unter diesen Umständen wird, falls ein Rücksetzsignal RST als tiefpegeliges Signal angelegt wird, der PMOS-Transistor M23 eingeschaltet und der NMOS-Transistor M26 wird abgeschaltet, so daß der Steuersignalerzeugungsknoten n16 mittels des PMOS-Tran­ sistors M23 auf den Spannungspegel VDD der Versorgungspannung aufgeladen wird. Das hochpegelige Signal am Steuersignalerzeu­ gungsknoten n16 wird über das zweite Übertragungsgate T2 zum fünften Invertergate IN5 des Verriegelungsabschnittes 32 über­ tragen und in ein tiefpegeliges Testfreigabesignal TESTEN in­ vertiert, und zwar mittels des fünften Invertergates IN5, so daß ein Zustand eingenommen wird, in dem ein Prüfbetriebszu­ stand gesperrt ist.
Weil das erste Übertragungsgate T1 sich in einem eingeschalte­ ten Zustand befindet und der NMOS-Transistor M30 des vierten Invertergates IN4 mittels des hochpegeligen Signals am Steuer­ signalerzeugungsknoten n16 eingeschaltet ist, wird zu diesem Zeitpunkt der PMOS-Transistor M24 eingeschaltet, um den Steuer­ signalerzeugungsknoten n16 auf den Pegel VDD der Spannungsver­ sorgung aufzuladen. Dementsprechend schwankt der Pegel am Steuersignalerzeugungsknoten n16 nicht, es sei denn, die Takt­ signale CK und schwanken, auch wenn das Rücksetzsignal RST schwankt und somit ein hochpegeliges Signal angelegt wird. Im Ergebnis wird das Testfreigabesignal TESTEN, das vom Verrie­ gelungsabschnitt 32 abgegeben wird, im tiefpegeligen Zustand gehalten, wodurch ein Betriebszustand aufrechterhalten wird, indem keine Prüfung erfolgt.
Wenn der Pegel des Eingangssignals VIN, welches am Eingangsan­ schluß 1 angelegt wird, Werte unterhalb GND-2VTN annimmt (wobei VTN eine Schwellenspannung des MOS-Transistors ist), wie in Fig. 4A dargestellt ist, werden die NMOS-Transistoren M11 und M13 der Pegeldetektoreinheit 10 eingeschaltet und somit wird die elektrische Ladung am Pegeldetektorknoten n12 entladen. Dies bedeutet: wenn der Pegel des Eingangssignals VIN unterhalb GND-2VTN liegt, wird der NMOS-Transistor M11 eingeschaltet, um zu bewirken, daß der Pegel am Verbindungsknoten n11 unter GND-VTN absinkt und infolge dessen der NMOS-Transistor M13 ein­ geschaltet wird, um die elektrische Ladung am Pegeldetektor­ knoten n12 zu entladen, so daß die elektrische Ladung am Pegel­ detektorknoten n12 Werte unterhalb des Bezugspotentials GND annimmt, und zwar während der Zeitspanne, in der das Eingangs­ signal VIN einen negativen Pegel annimmt, wie in Fig. 4B darge­ stellt ist.
Dementsprechend wird das Signal des Pegeldetektorknotens n12 am ersten Invertergate IN1 invertiert und sodann wiederum am zweiten Invertergate IN2 invertiert, so daß ein tiefpegeliges nicht-invertierendes Taktsignal CK abgegeben wird. Sodann wird das tiefpegelige nicht-invertierende Taktsignal CK wiederum invertiert, und zwar an dem dritten Invertergate IN3, so daß ein invertierendes Taktsignal als hochpegeliges Signal in einer Zeitspanne abgegeben wird, in der das Eingangssignal VIN negativen Pegel annimmt, wie in Fig. 4C dargestellt ist.
Da das invertierende Taktsignal , welches von der Schmitt- Triggereinheit 20 abgegeben wird, einen hohen Pegel hat, werden der PMOS-Transistor M39 des dritten Übertragungsgates T3 und der PMOS-Transistor M37 des vierten Übertragungsgates T4, welche das invertierende Taktsignal über ihre Gates empfan­ gen, eingeschaltet und, weil das nicht-invertierende Taktsignal CK tiefen Pegel hat, werden der NMOS-Transistor M40 des dritten Übertragungsgates T3 und der NMOS-Transistor M38 des vierten Übertragungsgates T4, welche das nicht-invertierende Taktsignal CK empfangen, eingeschaltet, das heißt, das erste und das zweite Übertragungsgate T1 und T2 des Kipp- und Verriegelungs­ schaltkreises 30 werden abgeschaltet und das dritte und das vierte Übertragungsgate T3 und T4 werden eingeschaltet in An­ sprache auf das tiefpegelige nicht-invertierende Taktsignal CK bzw. das hochpegelige invertierende Taktsignal .
Da das erste Übertragungsgate T1 abgeschaltet ist, wird ent­ sprechend die Entladeschleife des Knotens n18, an welche die Gates des PMOS-Transistors M24 und des NMOS-Transistors M25 an­ geschlossen sind, blockiert. Da das dritte Übertragungsgate T3 des Verriegelungsabschnittes 32 eingeschaltet ist, wird statt dessen ein hochpegeliges Signal als Ausgangssignal des sechsten Invertergates IN6 des Verriegelungsabschnittes 32 an die Gates des PMOS-Transistors M24 und des NMOS-Transistors M25 über das dritte Übertragungsgate T3 angelegt. Im Ergebnis wird der PMOS-Transistor M24 abgeschaltet und der NMOS-Transistor M25 wird eingeschaltet. Dementsprechend wird die elektrische Ladung am Steuersignalerzeugungsknoten n16 über den NMOS-Transistor M26 entfernt, welcher mittels des NMOS-Transistors M25 und des Rücksetzsignals RST eingeschaltet wurde. Das heißt, daß der Pegel des Steuersignalerzeugungsknotens n16 sich auf den tiefen Pegelwert ändert, aber nicht zum Verriegelungsabschnitt 32 übertragen wird, weil das zweite Übertragungsgate T2 sich im abgeschalteten Zustand befindet.
Weil das vierte Übertragungsgate T4 des Verriegelungsabschnit­ tes 32 im eingeschalteten Zustand ist, wird das vom sechsten Invertergate IN6 abgegebene hochpegelige Signal zum Eingangs­ knoten n19 des fünften Invertergates IN5 über das vierte Über­ tragungsgate T4 rückgeführt. Im Ergebnis wird somit das Test­ freigabesignal TESTEN auf tiefem Pegelwert konstant gehalten, so daß der Prüfbetriebszustand gesperrt ist.
Danach, wenn das Eingangssignal VIN sich auf einen Pegel zwischen GND und VDD ändert, wird das Ausgangssignal des Pegeldetektorkreises 10 ein hochpegeliges Signal, so daß die Taktsignale CK und der Schmitt-Triggereinheit hochpegelig bzw. tiefpegelig werden. Dementsprechend werden die ersten und zweiten Übertragungsgates T1 und T2 der Kipp- und Verriege­ lungseinheit 30 eingeschaltet und die dritten und vierten Über­ tragungsgates T3 und T4 werden abgeschaltet.
Dementsprechend wird das tiefpegelige Signal am Steuersignal­ erzeugungsknoten n16 an das fünfte Invertergate IN5 angelegt, und zwar über das zweite Übertragungsgate T2. Zur gleichen Zeit wird das hochpegelige Ausgangssignal vom vierten Invertergate IN4 an das Gate des NMOS-Transistors M15 über das erste Über­ tragungsgate T1 angelegt, so daß der NMOS-Transistor M25 kon­ tinuierlich im eingeschalteten Zustand gehalten wird und der Steuersignalerzeugungsknoten n16 kontinuierlich im tiefpege­ ligen Zustand gehalten wird.
Das tiefpegelige Signal, welches durch das zweite Übertra­ gungsgate T2 übertragen wird, wird am fünften Invertergate IN5 invertiert, so daß ein hochpegeliges Testfreigabesignal TESTEN abgegeben wird, welches den Prüfbetriebszustand freigibt (ein­ leitet). Zu diesem Zeitpunkt wird das Testfreigabesignal TESTEN am sechsten Invertergate IN6 invertiert und in den Rückführ­ knoten n20 als tiefpegeliges Signal geladen, während das Test­ freigabesignal TESTEN auf hohem Pegel gehalten wird, da das dritte und das vierte Übertragungsgate T4 im ausgeschalteten Zustand sind.
Wenn der Pegel des Eingangssignals VIN unterhalb GND-VTN liegt, nimmt danach das Ausgangssignal des Pegeldetektorkreises 10 einen tiefen Pegel an, so daß ein tiefpegeliges Taktsignal CK und ein hochpegeliges Taktsignal von der Schmitt-Triggerein­ heit 20 abgegeben werden. Entsprechend werden das erste und das zweite Übertragungsgate T1 und T2 der Kipp- und Verriegelungs­ einheit 30 abgeschaltet und das dritte und das vierte Übertra­ gungsgate T3 und T4 werden eingeschaltet.
Als Ergebnis der Einschaltung des vierten Übertragungsgates T4 wird das tiefpegelige Ausgangssignal des sechsten Invertergates IN6 zum fünften Invertergate IN5 als Eingangssignal rückge­ führt, so daß das Testfreigabesignal TESTEN auf hohem Pegel ge­ halten wird. Als Ergebnis der Einschaltung des dritten Über­ tragungsgates T3 wird die elektrische Ladung am Knoten n18 über den NMOS-Transistor M36 des sechsten Invertergates IN6 entla­ den. Dementsprechend wird der NMOS-Transistor M25 abgeschaltet und der PMOS-Transistor M24 wird eingeschaltet, so daß der Steuersignalerzeugungsknoten n16 auf den Pegel VDD der Span­ nungsversorgung aufgeladen wird. Weil die ersten und zweiten Übertragungsgates T1 und T2 im ausgeschalteten Zustand sind, wird zu diesem Zeitpunkt das Testfreigabesignal TESTEN auf hohem Pegel gehalten, und zwar ohne Schwankungen auch wenn der Pegel am Steuersignalerzeugungsknoten n16 hoch ist.
Nimmt der Pegel des Eingangssignals VIN Werte zwischen GND und VDD an, so wird der Ausgangspegel der Pegeldetektoreinheit 10 hoch, um zu bewirken, daß die Taktsignale CK und , die von der Schmitt-Triggereinheit 20 abgegeben werden, hohe bzw. tiefe Pegel annehmen. Dementsprechend werden die ersten und zweiten Übertragungsgates T1 und T2 der Kipp- und Verriegelungseinheit 30 eingeschaltet und die dritten und vierten Übertragungsgates T3 und T4 werden abgeschaltet.
Infolgedessen wird das hochpegelige Signal am Steuersignaler­ zeugungsknoten n16 an das fünfte Invertergate IN5 als Eingangs­ signal über das inzwischen eingeschaltete zweite Übertragungs­ gate T2 angelegt. Zur gleichen Zeit wird das tiefpegelige Aus­ gangssignal des vierten Invertergates IN4 an die Gates des PMOS-Transistors M24 und des NMOS-Transistors M25 über das erste Übertragungsgate T1 angelegt und im Ergebnis wird der PMOS-Transistor M24 eingeschaltet, während der NMOS-Transistor M25 abgeschaltet wird. Somit wird der Pegel am Steuersignaler­ zeugungsknoten n16 kontinuierlich hochgehalten.
Das hochpegelige Signal, welches über das zweite Übertra­ gungsgate T2 übertragen wurde, wird am fünften Invertergate IN5 invertiert, so daß ein tiefpegeliges Testfreigabesignal TESTEN abgegeben wird. Dies bedeutet, daß ein Signal zum Sperren des Prüfbetriebszustandes ausgegeben wird. Zu diesem Zeitpunkt wird das Testfreigabesignal TESTEN am sechsten Invertergate IN6 in­ vertiert und in den Rückführknoten n20 als tiefpegeliges Signal geladen. Da aber die dritten und vierten Übertragungsgates T3 und T4 im abgeschalteten Zustand sind, wird das Testfreigabe­ signal TESTEN auf hohem Pegel gehalten.
Somit wird bei dem Schaltkreis zum augenblicklichen zeitweisen Einschalten eines Prüfbetriebszustandes gemäß der Erfindung dann, wenn das Eingangssignal VIN, das an den Eingangsanschluß 1 angelegt wird, Werte unterhalb GND-2VTN annimmt, gemäß Fig. 4A ein Taktsignal (wie es in Fig. 4C gezeigt ist) von dem Schmitt-Trigger 20 abgegeben. Der Kippabschnitt 31 der Kipp- und Verriegelungseinheit 30 wird in Ansprache auf das Taktsig­ nal CK der Schmitt-Triggereinheit 20 gekippt, so daß ein Zu­ stand eingenommen wird, in dem das Testfreigabesignal erzeugt wird und sodann ein Steuersignal in den Verriegelungsabschnitt 32 eingegeben wird. Hat danach das Eingangssignal VIN einen Pegel zwischen GND und VDD, d. h. handelt es sich um einen nor­ malen Eingabezustand, so wird ein Testfreigabesignal TESTEN, welches den Prüfbetrieb ermöglicht, abgegeben, und zwar als hochpegeliges Signal, wie in Fig. 4D gezeigt ist. Das Signal wird abgegeben vom Verriegelungsabschnitt 32 unter Steuerung durch das Steuersignal vom Kippabschnitt 31. Dementsprechend ist es auch in einem Zustand, in dem der Prüfbetrieb freige­ geben ist, weil das Testfreigabesignal TESTEN seinen Zustand beibehält, um den Prüfzustand freizugeben, auch wenn ein normales Betriebseingangssignal zwischen GND und VDD am Eingang 1 angelegt ist, möglich, den Eingangsanschluß 1 als einen Ein­ gang für einen normalen Betrieb zu benutzen, obwohl gerade ein Prüfbetriebszustand gegeben ist.
Weist das Eingangssignal VIN einen Pegel unterhalb GND-2VTN auf, so wird der Kippabschnitt 31 gekippt und ein Steuersignal zum Sperren des Prüfbetriebs wird erzeugt, wobei ein Testfrei­ gabesignal TESTEN zum Freigeben des Prüfbetriebs kontinuierlich vom Verriegelungsabschnitt 32 abgegeben wird. Liegt danach wieder ein normaler Betriebszustand mit Signaleingabe vor, in dem das Eingangssignal VIN einen Pegel zwischen GND und VDD aufweist, so wird ein Testfreigabesignal TESTEN zum Sperren des Prüfbetriebs von dem Verriegelungsabschnitt 31 in Ansprache auf das Steuersignal vom Kippabschnitt 31 gegeben. Nimmt danach das Eingangssignal VIN negative Werte an, so wird ein Prüffreigabe­ signal TESTEN abgegeben, wobei die oben beschriebenen Kipp- und Verriegelungsoperationen durchgeführt werden.
Gemäß der vorstehenden Beschreibung bewirkt die Schaltung, daß es möglich ist, normale Betriebssignale an den Eingangsanschluß auch dann anzulegen, wenn der Prüfbetriebszustand freigegeben ist, so daß der Eingangsanschluß auch für andere Zwecke ver­ wendet werden kann. Da der Prüfbetrieb durch Kippen eines nega­ tiven Eingangssignals freigegeben wird, können die Prüffrei­ gabe- und Prüfsperroperationen in einfacher Weise durch eine augenblickliche Variation des Eingangssignals durchgeführt werden. Da weiterhin das Eingangspegeldetektorsignal durch einen Schmitt-Triggerkreis stabilisiert wird, kann der Rausch­ abstand extrem günstig gestaltet werden.

Claims (11)

1. Schaltkreis zum Einschalten eines Prüfbetriebszustandes mit:
  • - einer Pegeldetektoreinheit (10) zum Ermitteln des Pegels eines Eingangssignals (VIN), das an einen Eingangsanschluß (1) angelegt ist;
  • - einer Schmitt-Triggereinheit (20) zum Stabilisieren des Pegels des mittels der Pegeldetektoreinheit (10) ermittelten Signals und zum Ausgeben von stabilisierten Signalen als Takt­ signale (CK, ); und
  • - einer Kipp- und Verriegelungseinheit (30) zum Ausgeben eines Testfreigabesignals (TESTEN) unter Steuerung durch die Takt­ signale von der Schmitt-Triggereinheit (20).
2. Schaltkreis gemäß Anspruch 1, dadurch gekennzeichnet, daß die Pegeldetek­ toreinheit (10) ein Detektorsignal mit Bezugspotential (GND) abgibt, wenn der Pegel des über den Eingangsanschluß (1) ein­ gegebenen Eingangssignals (VIN) unterhalb dem Bezugspotential (GND) liegt, und ein Detektorsignal mit dem Pegel der Versor­ gungsspannung, wenn der Pegel des über den Eingangsanschluß (1) eingegebenen Eingangssignals größer ist als das Bezugspotential (GND).
3. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Pegeldetek­ toreinheit (10) folgende Elemente aufweist:
  • - einen ersten NMOS-Transistor (M11) mit einer Drain, die mit dem Eingangsanschluß (1) über einen Widerstand (R10) verbunden ist, und ein Gate, das mit dem Bezugspotential (Masse) verbun­ den ist;
  • - einen zweiten NMOS-Transistor (M12) mit einer Drain, die an eine Source des ersten NMOS-Transistors (M11) angeschlossen ist, und einem Gate sowie einer Source, die gemeinsam an das Bezugspotential (Masse) angeschlossen sind;
  • - einen dritten NMOS-Transistor (M13) mit einer Drain, die an einen Verbindungsknoten (n11) der Drain des zweiten NMOS-Tran­ sistors (M12) und der Source des ersten NMOS-Transistors (M11) angeschlossen ist, und mit einem Gate und einer Source, die ge­ meinsam an den Pegeldetektorknoten (n12) angeschlossen sind, und
  • - einen PMOS-Transistor (M14) mit einer Drain, die an den Pegeldetektorknoten (n12) angeschlossen ist, sowie mit einer Source, die an die Spannungsversorgung (VDD) angeschlossen ist und einem Gate, das an das Bezugspotential (Masse) angeschlos­ sen ist.
4. Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schmitt-Trig­ gereinheit (20) folgende Elemente aufweist:
  • - ein erstes Invertergate (IN1) zum Invertieren eines Ausgangs­ signals der Pegeldetektoreinheit (10);
  • - ein zweites Invertergate (IN2) zum Invertieren eines Aus­ gangssignals des ersten Invertergates (IN1) und zum Ausgeben eines nicht-invertierenden Taktsignals (CK);
  • - einen zweiten PMOS-Transistor zum Laden des Verbindungskno­ tens zwischen dem ersten Invertergate (IN1) und dem zweiten Invertergate (IN2) auf den Pegel der Spannungsversorgung unter Steuerung durch die nicht-invertierenden Taktsignale (CK) des zweiten Invertergates (IN2);
  • - einen NMOS-Transistor zum Entladen des Verbindungsknotens (n13) zwischen dem ersten Invertergate (IN1) und dem zweiten Invertergate (IN2) auf das Bezugspotential (Masse) unter Steuerung durch die nicht-invertierenden Taktsignale (CK) vom zweiten Invertergate (IN2); und
  • - ein drittes Invertergate (IN3) zum Invertieren der nicht- invertierenden Taktsignale (CK) vom zweiten Invertergate (IN2) in invertierende Taktsignale ().
5. Schaltkreis gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kipp- und Verriegelungseinheit (30) folgende Elemente aufweist:
  • - einen Kippabschnitt (31) zum Erzeugen und Verriegeln eines Steuersignals zum Erzeugen eines Prüfbetriebsfreigabesignals in Ansprache auf die Taktsignale der Schmitt-Triggereinheit (20), und zum Übertragen des Steuersignals und Kippen desselben über eine Kippsignalrückführung; und
  • - einen Verriegelungsabschnitt (32) zum Abgeben eines Testfrei­ gabesignals in Ansprache auf das Überführen des Steuersignals vom Kippabschnitt unter Steuerung durch die Taktsignale von der Schmitt-Triggereinheit (20), und zum Verriegeln des Testfrei­ gabesignals sowie zum Rückführen eines Kippsignals in den Kipp­ abschnitt (31).
6. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß der Kippabschnitt (31) folgende Elemente aufweist:
  • - einen PMOS-Transistor (M23) zum Aufladen eines Steuersignal­ erzeugungsknotens (n16) unter Steuerung durch ein Rücksetz­ signal (RST);
  • - einen NMOS-Transistor (M26) zum Bilden einer Entladeschleife bezüglich des Steuersignalerzeugungsknotens (n16) unter Steuerung durch das Rücksetzsignal (RST);
  • - ein viertes Invertergate (IN4) zum Invertieren der Steuersig­ nale vom Steuersignalerzeugungsknoten;
  • - ein erstes Übertragungsgate (T1) zum Übertragen eines Aus­ gangssignals vom vierten Invertergate (IN4) als Ladesteuersig­ nal oder als Entladesteuersignal bezüglich des Steuersignaler­ zeugungsknotens (n16) entsprechend einer Steuerung durch die Taktsignale von der Schmitt-Triggereinheit (20);
  • - einen PMOS-Transistor zum Laden des Steuersignalerzeugungs­ knotens (n16) entsprechend dem Ausgangssignal des vierten In­ vertergates (IN4), welches das erste Übertragungsgate (T1) pas­ siert hat, und dem Kippsignal, welches von dem Verriegelungsab­ schnitt (32) rückgeführt wurde; und
  • - ein zweites Übertragungsgate (T2) zum Übertragen der Steuer­ signale vom Steuersignalerzeugungsknoten (n16) zum Verriege­ lungsabschnitt (32) unter Steuerung durch die Taktsignale von der Schmitt-Triggereinheit (20).
7. Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß das erste Über­ tragungsgate (T1) folgende Bauteile aufweist:
  • - einen NMOS-Transistor (M28) mit einem Gate zum Empfangen der nicht-invertierenden Taktsignale (CK) von der Schmitt-Trigger­ einheit (20);
  • - einen PMOS-Transistor (M27) mit einem Gate zum Empfangen der invertierenden Taktsignale () von der Schmitt-Triggereinheit (20);
  • - einen Übertragungsknoten auf einer Seite, der mit dem Aus­ gangsanschluß des vierten Invertergates (IN4) verbunden ist; und
  • - einen weiteren Übertragungsknoten (n18) auf der anderen Seite, der an das Gate des PMOS-Transistors (M24) und das Gate des NMOS-Transistors (M25) angeschlossen ist.
8. Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß das zweite Über­ tragungsgate (T2) folgende Bauteile aufweist:
  • - einen NMOS-Transistor (M32) mit einem Gate zum Empfangen der nicht-invertierenden Taktsignale (CK) von der Schmitt-Trigger­ einheit (20);
  • - einen PMOS-Transistor (M32) mit einem Gate zum Empfangen der invertierenden Taktsignale () von der Schmitt-Triggereinheit (20);
  • - einen Übertragungsknoten auf der einen Seite, der mit dem Steuersignalerzeugungsknoten (n16) verbunden ist; und
  • - einen Übertragungsknoten auf der anderen Seite, der mit dem Eingangsknoten des Verriegelungsabschnittes (32) verbunden ist.
9. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß der Verriege­ lungsabschnitt (32) folgende Bauteile aufweist:
  • - ein fünftes Invertergate (IN5) zum Invertieren eines Steuer­ signals für die Erzeugung eines Prüfbetriebsfreigabesignals, welches (Steuersignal) vom Kippabschnitt (31) übertragen wurde, und zum Ausgeben eines Testfreigabesignals (TESTEN);
  • - ein sechstes Invertergate (IN6) zum Invertieren des Testfrei­ gabesignals;
  • - ein drittes Übertragungsgate (T3) zum Rückführen eines Aus­ gangssignals vom sechsten Invertergate (IN6) zum Kippabschnitt (31) als Kippsignal unter Steuerung durch die Taktsignale von der Schmitt-Triggereinheit (20); und
  • - ein viertes Übertragungsgate (T4) zum Rückführen eines Aus­ gangssignals vom sechsten Invertergate (IN6) zum fünften Inver­ tergate (IN5) als Eingangssignal unter Steuerung durch die Taktsignale von der Schmitt-Triggereinheit (20).
10. Schaltkreis gemäß Anspruch 9, dadurch gekennzeichnet, daß das dritte Über­ tragungsgate (T3) folgende Bauteile aufweist:
  • - einen NMOS-Transistor (M40) mit einem Gate zum Empfangen der invertierenden Taktsignale () von der Schmitt-Triggereinheit (20);
  • - einen PMOS-Transistor (M39) mit einem Gate zum Empfangen der nicht-invertierenden Taktsignale (CK) von der Schmitt-Trigger­ einheit (20);
  • - einen Übertragungsknoten auf der einen Seite, der mit dem Ausgangsanschluß des sechsten Invertergates (IN6) verbunden ist; und
  • - einen Übertragungsknoten auf der anderen Seite, der mit einem Kippsignalrückführknoten des Kippabschnittes (31) verbunden ist.
11. Schaltkreis gemäß Anspruch 9, dadurch gekennzeichnet, daß das vierte Über­ tragungsgate (T4) folgende Bauteile aufweist:
  • - einen NMOS-Transistor (M38) mit einem Gate zum Empfangen der invertierenden Taktsignale () von der Schmitt-Triggereinheit (20);
  • - einen PMOS-Transistor (M37) mit einem Gate zum Empfangen der nicht-invertierenden Taktsignale (CK) von der Schmitt-Trigger­ einheit (20);
  • - einen Übertragungsknoten auf der einen Seite, der mit einem Ausgangsanschluß des sechsten Invertergates (IN6) verbunden ist; und
  • - einen Übertragungsknoten auf der anderen Seite, der mit dem Eingangsanschluß des fünften Invertergates (IN5) verbunden ist.
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