JPS58215134A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS58215134A JPS58215134A JP57099905A JP9990582A JPS58215134A JP S58215134 A JPS58215134 A JP S58215134A JP 57099905 A JP57099905 A JP 57099905A JP 9990582 A JP9990582 A JP 9990582A JP S58215134 A JPS58215134 A JP S58215134A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- terminal
- circuit
- potential level
- characteristic
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はインバータ回路に関し、特にＣＭＯ８（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ）金柑いてシュミット回路
を構成したインバータに関するものである。
ｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ）金柑いてシュミット回路
を構成したインバータに関するものである。
従来、インバータを用いて構成したシュミット回路とし
てはオ１図に示すものがあった。図においてｆｉｌは第
１のインバータ、１２；は第２のインバータ、（３）は
第３のインバータで、第３のインバータ（３）の出力型
１圧は第２のインバータ（２１０入力端子（４１へ帰還
接続される。（５）はアナログ信号入力端子、（６１は
信号出力端子である。
てはオ１図に示すものがあった。図においてｆｉｌは第
１のインバータ、１２；は第２のインバータ、（３）は
第３のインバータで、第３のインバータ（３）の出力型
１圧は第２のインバータ（２１０入力端子（４１へ帰還
接続される。（５）はアナログ信号入力端子、（６１は
信号出力端子である。
いま、インバータ（１）の入力電位レベルがｒＬＪ。
入力端子（４：における電位レベルが「Ｈ」、信号出力
端子（６）の電位レベルがｒＬＪ、ｌ、たがってインバ
ータ（３）の出力型１位レベルが「Ｈ」であるとすれば
、インバータ（１）の入力電位レベルがｒＬＪからある
程度上昇しインバータ（１）が入力端子（４）の電位レ
ベルを低下しようとしてもインバータ（３１の出力によ
って入力端子（４；の電位レベルは高く保たれ、インバ
ータ（１）が単独に存在する場合インバータ（１）の出
力電位レベルの低下が始まる点よシも更にインバータ（
１１の入力端子の電位レベルを高くしなければ、端子（
４１の電位がｒＬＪレベルにはならない。
端子（６）の電位レベルがｒＬＪ、ｌ、たがってインバ
ータ（３）の出力型１位レベルが「Ｈ」であるとすれば
、インバータ（１）の入力電位レベルがｒＬＪからある
程度上昇しインバータ（１）が入力端子（４）の電位レ
ベルを低下しようとしてもインバータ（３１の出力によ
って入力端子（４；の電位レベルは高く保たれ、インバ
ータ（１）が単独に存在する場合インバータ（１）の出
力電位レベルの低下が始まる点よシも更にインバータ（
１１の入力端子の電位レベルを高くしなければ、端子（
４１の電位がｒＬＪレベルにはならない。
同様に、端子（４１の電位レベルがｒＬＪ、端子（６）
の■１位レベルが「Ｈ」の時はインバータ（３）の出力
甫１位レベルが「Ｌ」となって端子（４１の電位レベル
が「Ｌ」に保たれているので、端子（４１の電位レベル
ｔｒＨＪに転位させるためにはインバータ（１１の入力
端子の電位レベルを充分に低下しなければならない。す
なわち、第１図に示す構成によってヒステリシス特性を
有するシュミット回路が構成される。
の■１位レベルが「Ｈ」の時はインバータ（３）の出力
甫１位レベルが「Ｌ」となって端子（４１の電位レベル
が「Ｌ」に保たれているので、端子（４１の電位レベル
ｔｒＨＪに転位させるためにはインバータ（１１の入力
端子の電位レベルを充分に低下しなければならない。す
なわち、第１図に示す構成によってヒステリシス特性を
有するシュミット回路が構成される。
第２図は第１図におけるオｌ及び第３のインバータｔｉ
ｔ 、 ｔ３＋をそれぞれＭＯＳ 形Ｆ’ＥＴ（電界
効果トランジスタ）で構成した例を示す接続図で、第１
図と同一符号は同一部分全示し、■、（３りはそれぞれ
ＮチャネルＭＯ８形ＦＥＴ 、 （１２）、（３２）は
それぞれＰチャネルＭＯ８形ＦＥＴであり、ＦＥＴ （
１１） 、 （１２）でインバータｆｉｌ ｆｃ構成し
、その入力端子はＦＥＴ （ｌｉｔ。
ｔ 、 ｔ３＋をそれぞれＭＯＳ 形Ｆ’ＥＴ（電界
効果トランジスタ）で構成した例を示す接続図で、第１
図と同一符号は同一部分全示し、■、（３りはそれぞれ
ＮチャネルＭＯ８形ＦＥＴ 、 （１２）、（３２）は
それぞれＰチャネルＭＯ８形ＦＥＴであり、ＦＥＴ （
１１） 、 （１２）でインバータｆｉｌ ｆｃ構成し
、その入力端子はＦＥＴ （ｌｉｔ。
θネのゲート１並列接続した点で、その出力端子はＦＥ
Ｔ （Ｉｌｌ 、 Ｑｅのドレインの接続点（４１であ
る。同様にＦＥＡＴ （３１） 、 （３２）でインバ
ータ（３；を構成し、その入力端子はＦＥＴ （３す、
（３２）の２ゲートを並列接続した点（４１である。
Ｔ （Ｉｌｌ 、 Ｑｅのドレインの接続点（４１であ
る。同様にＦＥＡＴ （３１） 、 （３２）でインバ
ータ（３；を構成し、その入力端子はＦＥＴ （３す、
（３２）の２ゲートを並列接続した点（４１である。
第２図の回路の動作は既に２・１図について説明した所
であるが、入力端子（５）のアナログ信号の電位が接地
のときはＦＥ’ｌ” （Ｉυはオフ、ＦｇＴ （１つは
オン、端子（４）の電位レベルは「Ｈ」、端子；６）の
電位レベルは「Ｌ」、したがってＦＥＴ （３りはオフ
、Ｆ’ＥＴ （３２）はオンとなっている。端子（５）
の電位が接地から徐りに上昇するとＦＥＴ （１りに１
流が流れ始め、ＦＥＴ （１２）の電流は減少してくる
がＦＥＴ （３２）からは端子（４１に向って電流電流
しており、そのため第１図について説明したヒステリシ
ス特性が現われるのである。
であるが、入力端子（５）のアナログ信号の電位が接地
のときはＦＥ’ｌ” （Ｉυはオフ、ＦｇＴ （１つは
オン、端子（４）の電位レベルは「Ｈ」、端子；６）の
電位レベルは「Ｌ」、したがってＦＥＴ （３りはオフ
、Ｆ’ＥＴ （３２）はオンとなっている。端子（５）
の電位が接地から徐りに上昇するとＦＥＴ （１りに１
流が流れ始め、ＦＥＴ （１２）の電流は減少してくる
がＦＥＴ （３２）からは端子（４１に向って電流電流
しており、そのため第１図について説明したヒステリシ
ス特性が現われるのである。
従来のシュミット回路は以上のように構成されているた
め伝達特性は固定されておりシュミット回路の特性と通
常のインバータの特性とに切換えて使用することができ
ないという欠点があった。
め伝達特性は固定されておりシュミット回路の特性と通
常のインバータの特性とに切換えて使用することができ
ないという欠点があった。
時分割で複数種類の信号が伝送され、これを入力して信
号の種類に応じてた伝達特性でその信号を処理して出力
したい場合、従来の固定した特性の回路では不便である
。
号の種類に応じてた伝達特性でその信号を処理して出力
したい場合、従来の固定した特性の回路では不便である
。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、帰還作用のために設けられている
第３のインバータの、動作を可能にし又はその動作全不
可能にする制御回路を設けることによってシュミット回
路の特性と通常のインバータの特性との切換ができるイ
ンバータ回路を提供することを目的としている。
めになされたもので、帰還作用のために設けられている
第３のインバータの、動作を可能にし又はその動作全不
可能にする制御回路を設けることによってシュミット回
路の特性と通常のインバータの特性との切換ができるイ
ンバータ回路を提供することを目的としている。
以下、図面についてこの発明の詳細な説明する。第３図
はこの発明の一実施例を示す接続図で、図において第２
図と同一符号は同−又は相当部分を示し、（３３）Ｖｉ
（３りに相当するＮチャネルＭＯ８形ＦＰ８：’ｒ 、
（３４） ＶｉＣ（２）に相当するＰチャネルＭＯ
８形ＦＥＴ 、 （３５）はＮチャネルＭＯ８形ＦＥＴ
、（３Ｇ）ＶｉＰチャネル…Ｓ形ＦＩＩ；Ｔ 、 （３
７）はＦＥ、’ｒ （面ンのゲート入力端子、（３Ｂ）
はＦＥＴ （３６）のゲート入力端子である。
はこの発明の一実施例を示す接続図で、図において第２
図と同一符号は同−又は相当部分を示し、（３３）Ｖｉ
（３りに相当するＮチャネルＭＯ８形ＦＰ８：’ｒ 、
（３４） ＶｉＣ（２）に相当するＰチャネルＭＯ
８形ＦＥＴ 、 （３５）はＮチャネルＭＯ８形ＦＥＴ
、（３Ｇ）ＶｉＰチャネル…Ｓ形ＦＩＩ；Ｔ 、 （３
７）はＦＥ、’ｒ （面ンのゲート入力端子、（３Ｂ）
はＦＥＴ （３６）のゲート入力端子である。
端子（３７）の電位レベルｔｒＨＪに、端子（３８）の
電１位しベル金「Ｌ」に制御するとＦＥＴ （３５）
、 （３６）が共にオンとなるので第３図の回路は第２
図の回路と等価になりシュミット回路を構成することに
なる。
電１位しベル金「Ｌ」に制御するとＦＥＴ （３５）
、 （３６）が共にオンとなるので第３図の回路は第２
図の回路と等価になりシュミット回路を構成することに
なる。
次に端子（３７）の電位レベル’１ｌ−ｒＬＪに、端子
（３８）の電位レベルをｒＨＪに制御するとＦＥＴ （
３５） 、 （３６）は共にオフとなって第３のインバ
ータ＋３１ （（３３） 。
（３８）の電位レベルをｒＨＪに制御するとＦＥＴ （
３５） 、 （３６）は共にオフとなって第３のインバ
ータ＋３１ （（３３） 。
（３４） 、 （３５） 、 （３６）で構感される）
は動作不能となり、端子（５）の入力アナログ電圧はオ
ｌのインバータ（１１（Ｕυ、α→で構成される）及び
第２のインバータ（２）の単純な縦続回路を通過して端
子（６１に出力され通常のインバータ回路全構成する。
は動作不能となり、端子（５）の入力アナログ電圧はオ
ｌのインバータ（１１（Ｕυ、α→で構成される）及び
第２のインバータ（２）の単純な縦続回路を通過して端
子（６１に出力され通常のインバータ回路全構成する。
なお、第３図に示す実施例ではＦＥＴ （３５） 、
（３６）のオン、オフを同時に制御したが、いずれか１
方全オンし他方全オフすれば異なったシュミット特性を
得ることができる。
（３６）のオン、オフを同時に制御したが、いずれか１
方全オンし他方全オフすれば異なったシュミット特性を
得ることができる。
以上のようにこの発ツ１ではＭＯ８形ＦＥＴ ｔ ２個
増加するだけで、伝達特性音シュミット特性とインバー
タ特性とに切換ることかできるため、この切換制御を内
部信号線を経て行うことにすれば、マイクロコンピュー
タ等に応用した場合ソフトウェアによる特性切換が可能
となり、かつ時分割で特性を切換えることができる等の
効果がある。
増加するだけで、伝達特性音シュミット特性とインバー
タ特性とに切換ることかできるため、この切換制御を内
部信号線を経て行うことにすれば、マイクロコンピュー
タ等に応用した場合ソフトウェアによる特性切換が可能
となり、かつ時分割で特性を切換えることができる等の
効果がある。
第１図は従来のシュミット回路’ｃｙｒ５すブロック図
、第２図は第１図の回路構成を示す接続図、第３図はこ
の発明の一実施例を示す接続図である。 ＋１１・・・第１のインバータ、（２１・・・第２のイ
ンバータ、（３）・・・第３のインバータ、（３７）
、 （３８）・・・制御信号入力端子。 代理人 葛 野 信 −
、第２図は第１図の回路構成を示す接続図、第３図はこ
の発明の一実施例を示す接続図である。 ＋１１・・・第１のインバータ、（２１・・・第２のイ
ンバータ、（３）・・・第３のインバータ、（３７）
、 （３８）・・・制御信号入力端子。 代理人 葛 野 信 −
Claims (1)
- 波形変換の対象となるアナログ電圧が入力端子に接続さ
れるオｌのインバータと、このオｌのインバータの出力
電圧が入力端子に接続される第２のインバータと、この
第２のインバータの出力電圧が入力端子に接続される第
３のインバータと、この第３のインバータの出力電圧を
上記第２のインバータの入力端子に帰還する回路と、制
御信号によって上記第３のインバータの動作を可能にし
又はその動作を不可能にする制御回路とを備えたインバ
ータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099905A JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099905A JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215134A true JPS58215134A (ja) | 1983-12-14 |
Family
ID=14259786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099905A Pending JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215134A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133253A (ja) * | 1982-12-27 | 1984-07-31 | ダウ コ−ニング コ−ポレ−ション | トリ−化防止用添加剤組成物 |
| US4929853A (en) * | 1988-07-19 | 1990-05-29 | Samsung Electronics, Co., Ltd. | Input translating circuit for CMOS device |
| JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
| FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
| JPH05217399A (ja) * | 1991-07-15 | 1993-08-27 | Goldstar Electron Co Ltd | 瞬間テストモード指定回路 |
-
1982
- 1982-06-08 JP JP57099905A patent/JPS58215134A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133253A (ja) * | 1982-12-27 | 1984-07-31 | ダウ コ−ニング コ−ポレ−ション | トリ−化防止用添加剤組成物 |
| US4929853A (en) * | 1988-07-19 | 1990-05-29 | Samsung Electronics, Co., Ltd. | Input translating circuit for CMOS device |
| JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
| FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
| JPH05217399A (ja) * | 1991-07-15 | 1993-08-27 | Goldstar Electron Co Ltd | 瞬間テストモード指定回路 |
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