JPS58215134A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS58215134A JPS58215134A JP57099905A JP9990582A JPS58215134A JP S58215134 A JPS58215134 A JP S58215134A JP 57099905 A JP57099905 A JP 57099905A JP 9990582 A JP9990582 A JP 9990582A JP S58215134 A JPS58215134 A JP S58215134A
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- JP
- Japan
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- inverter
- terminal
- circuit
- potential level
- characteristic
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はインバータ回路に関し、特にCMO8(Co
mplementary Metal 0xide S
em1conductor )金柑いてシュミット回路
を構成したインバータに関するものである。
mplementary Metal 0xide S
em1conductor )金柑いてシュミット回路
を構成したインバータに関するものである。
従来、インバータを用いて構成したシュミット回路とし
てはオ1図に示すものがあった。図においてfilは第
1のインバータ、12;は第2のインバータ、(3)は
第3のインバータで、第3のインバータ(3)の出力型
1圧は第2のインバータ(210入力端子(41へ帰還
接続される。(5)はアナログ信号入力端子、(61は
信号出力端子である。
てはオ1図に示すものがあった。図においてfilは第
1のインバータ、12;は第2のインバータ、(3)は
第3のインバータで、第3のインバータ(3)の出力型
1圧は第2のインバータ(210入力端子(41へ帰還
接続される。(5)はアナログ信号入力端子、(61は
信号出力端子である。
いま、インバータ(1)の入力電位レベルがrLJ。
入力端子(4:における電位レベルが「H」、信号出力
端子(6)の電位レベルがrLJ、l、たがってインバ
ータ(3)の出力型1位レベルが「H」であるとすれば
、インバータ(1)の入力電位レベルがrLJからある
程度上昇しインバータ(1)が入力端子(4)の電位レ
ベルを低下しようとしてもインバータ(31の出力によ
って入力端子(4;の電位レベルは高く保たれ、インバ
ータ(1)が単独に存在する場合インバータ(1)の出
力電位レベルの低下が始まる点よシも更にインバータ(
11の入力端子の電位レベルを高くしなければ、端子(
41の電位がrLJレベルにはならない。
端子(6)の電位レベルがrLJ、l、たがってインバ
ータ(3)の出力型1位レベルが「H」であるとすれば
、インバータ(1)の入力電位レベルがrLJからある
程度上昇しインバータ(1)が入力端子(4)の電位レ
ベルを低下しようとしてもインバータ(31の出力によ
って入力端子(4;の電位レベルは高く保たれ、インバ
ータ(1)が単独に存在する場合インバータ(1)の出
力電位レベルの低下が始まる点よシも更にインバータ(
11の入力端子の電位レベルを高くしなければ、端子(
41の電位がrLJレベルにはならない。
同様に、端子(41の電位レベルがrLJ、端子(6)
の■1位レベルが「H」の時はインバータ(3)の出力
甫1位レベルが「L」となって端子(41の電位レベル
が「L」に保たれているので、端子(41の電位レベル
trHJに転位させるためにはインバータ(11の入力
端子の電位レベルを充分に低下しなければならない。す
なわち、第1図に示す構成によってヒステリシス特性を
有するシュミット回路が構成される。
の■1位レベルが「H」の時はインバータ(3)の出力
甫1位レベルが「L」となって端子(41の電位レベル
が「L」に保たれているので、端子(41の電位レベル
trHJに転位させるためにはインバータ(11の入力
端子の電位レベルを充分に低下しなければならない。す
なわち、第1図に示す構成によってヒステリシス特性を
有するシュミット回路が構成される。
第2図は第1図におけるオl及び第3のインバータti
t 、 t3+をそれぞれMOS 形F’ET(電界
効果トランジスタ)で構成した例を示す接続図で、第1
図と同一符号は同一部分全示し、■、(3りはそれぞれ
NチャネルMO8形FET 、 (12)、(32)は
それぞれPチャネルMO8形FETであり、FET (
11) 、 (12)でインバータfil fc構成し
、その入力端子はFET (lit。
t 、 t3+をそれぞれMOS 形F’ET(電界
効果トランジスタ)で構成した例を示す接続図で、第1
図と同一符号は同一部分全示し、■、(3りはそれぞれ
NチャネルMO8形FET 、 (12)、(32)は
それぞれPチャネルMO8形FETであり、FET (
11) 、 (12)でインバータfil fc構成し
、その入力端子はFET (lit。
θネのゲート1並列接続した点で、その出力端子はFE
T (Ill 、 Qeのドレインの接続点(41であ
る。同様にFEAT (31) 、 (32)でインバ
ータ(3;を構成し、その入力端子はFET (3す、
(32)の2ゲートを並列接続した点(41である。
T (Ill 、 Qeのドレインの接続点(41であ
る。同様にFEAT (31) 、 (32)でインバ
ータ(3;を構成し、その入力端子はFET (3す、
(32)の2ゲートを並列接続した点(41である。
第2図の回路の動作は既に2・1図について説明した所
であるが、入力端子(5)のアナログ信号の電位が接地
のときはFE’l” (Iυはオフ、FgT (1つは
オン、端子(4)の電位レベルは「H」、端子;6)の
電位レベルは「L」、したがってFET (3りはオフ
、F’ET (32)はオンとなっている。端子(5)
の電位が接地から徐りに上昇するとFET (1りに1
流が流れ始め、FET (12)の電流は減少してくる
がFET (32)からは端子(41に向って電流電流
しており、そのため第1図について説明したヒステリシ
ス特性が現われるのである。
であるが、入力端子(5)のアナログ信号の電位が接地
のときはFE’l” (Iυはオフ、FgT (1つは
オン、端子(4)の電位レベルは「H」、端子;6)の
電位レベルは「L」、したがってFET (3りはオフ
、F’ET (32)はオンとなっている。端子(5)
の電位が接地から徐りに上昇するとFET (1りに1
流が流れ始め、FET (12)の電流は減少してくる
がFET (32)からは端子(41に向って電流電流
しており、そのため第1図について説明したヒステリシ
ス特性が現われるのである。
従来のシュミット回路は以上のように構成されているた
め伝達特性は固定されておりシュミット回路の特性と通
常のインバータの特性とに切換えて使用することができ
ないという欠点があった。
め伝達特性は固定されておりシュミット回路の特性と通
常のインバータの特性とに切換えて使用することができ
ないという欠点があった。
時分割で複数種類の信号が伝送され、これを入力して信
号の種類に応じてた伝達特性でその信号を処理して出力
したい場合、従来の固定した特性の回路では不便である
。
号の種類に応じてた伝達特性でその信号を処理して出力
したい場合、従来の固定した特性の回路では不便である
。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、帰還作用のために設けられている
第3のインバータの、動作を可能にし又はその動作全不
可能にする制御回路を設けることによってシュミット回
路の特性と通常のインバータの特性との切換ができるイ
ンバータ回路を提供することを目的としている。
めになされたもので、帰還作用のために設けられている
第3のインバータの、動作を可能にし又はその動作全不
可能にする制御回路を設けることによってシュミット回
路の特性と通常のインバータの特性との切換ができるイ
ンバータ回路を提供することを目的としている。
以下、図面についてこの発明の詳細な説明する。第3図
はこの発明の一実施例を示す接続図で、図において第2
図と同一符号は同−又は相当部分を示し、(33)Vi
(3りに相当するNチャネルMO8形FP8:’r 、
(34) ViC(2)に相当するPチャネルMO
8形FET 、 (35)はNチャネルMO8形FET
、(3G)ViPチャネル…S形FII;T 、 (3
7)はFE、’r (面ンのゲート入力端子、(3B)
はFET (36)のゲート入力端子である。
はこの発明の一実施例を示す接続図で、図において第2
図と同一符号は同−又は相当部分を示し、(33)Vi
(3りに相当するNチャネルMO8形FP8:’r 、
(34) ViC(2)に相当するPチャネルMO
8形FET 、 (35)はNチャネルMO8形FET
、(3G)ViPチャネル…S形FII;T 、 (3
7)はFE、’r (面ンのゲート入力端子、(3B)
はFET (36)のゲート入力端子である。
端子(37)の電位レベルtrHJに、端子(38)の
電1位しベル金「L」に制御するとFET (35)
、 (36)が共にオンとなるので第3図の回路は第2
図の回路と等価になりシュミット回路を構成することに
なる。
電1位しベル金「L」に制御するとFET (35)
、 (36)が共にオンとなるので第3図の回路は第2
図の回路と等価になりシュミット回路を構成することに
なる。
次に端子(37)の電位レベル’1l−rLJに、端子
(38)の電位レベルをrHJに制御するとFET (
35) 、 (36)は共にオフとなって第3のインバ
ータ+31 ((33) 。
(38)の電位レベルをrHJに制御するとFET (
35) 、 (36)は共にオフとなって第3のインバ
ータ+31 ((33) 。
(34) 、 (35) 、 (36)で構感される)
は動作不能となり、端子(5)の入力アナログ電圧はオ
lのインバータ(11(Uυ、α→で構成される)及び
第2のインバータ(2)の単純な縦続回路を通過して端
子(61に出力され通常のインバータ回路全構成する。
は動作不能となり、端子(5)の入力アナログ電圧はオ
lのインバータ(11(Uυ、α→で構成される)及び
第2のインバータ(2)の単純な縦続回路を通過して端
子(61に出力され通常のインバータ回路全構成する。
なお、第3図に示す実施例ではFET (35) 、
(36)のオン、オフを同時に制御したが、いずれか1
方全オンし他方全オフすれば異なったシュミット特性を
得ることができる。
(36)のオン、オフを同時に制御したが、いずれか1
方全オンし他方全オフすれば異なったシュミット特性を
得ることができる。
以上のようにこの発ツ1ではMO8形FET t 2個
増加するだけで、伝達特性音シュミット特性とインバー
タ特性とに切換ることかできるため、この切換制御を内
部信号線を経て行うことにすれば、マイクロコンピュー
タ等に応用した場合ソフトウェアによる特性切換が可能
となり、かつ時分割で特性を切換えることができる等の
効果がある。
増加するだけで、伝達特性音シュミット特性とインバー
タ特性とに切換ることかできるため、この切換制御を内
部信号線を経て行うことにすれば、マイクロコンピュー
タ等に応用した場合ソフトウェアによる特性切換が可能
となり、かつ時分割で特性を切換えることができる等の
効果がある。
第1図は従来のシュミット回路’cyr5すブロック図
、第2図は第1図の回路構成を示す接続図、第3図はこ
の発明の一実施例を示す接続図である。 +11・・・第1のインバータ、(21・・・第2のイ
ンバータ、(3)・・・第3のインバータ、(37)
、 (38)・・・制御信号入力端子。 代理人 葛 野 信 −
、第2図は第1図の回路構成を示す接続図、第3図はこ
の発明の一実施例を示す接続図である。 +11・・・第1のインバータ、(21・・・第2のイ
ンバータ、(3)・・・第3のインバータ、(37)
、 (38)・・・制御信号入力端子。 代理人 葛 野 信 −
Claims (1)
- 波形変換の対象となるアナログ電圧が入力端子に接続さ
れるオlのインバータと、このオlのインバータの出力
電圧が入力端子に接続される第2のインバータと、この
第2のインバータの出力電圧が入力端子に接続される第
3のインバータと、この第3のインバータの出力電圧を
上記第2のインバータの入力端子に帰還する回路と、制
御信号によって上記第3のインバータの動作を可能にし
又はその動作を不可能にする制御回路とを備えたインバ
ータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57099905A JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57099905A JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58215134A true JPS58215134A (ja) | 1983-12-14 |
Family
ID=14259786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57099905A Pending JPS58215134A (ja) | 1982-06-08 | 1982-06-08 | インバ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58215134A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59133253A (ja) * | 1982-12-27 | 1984-07-31 | ダウ コ−ニング コ−ポレ−ション | トリ−化防止用添加剤組成物 |
US4929853A (en) * | 1988-07-19 | 1990-05-29 | Samsung Electronics, Co., Ltd. | Input translating circuit for CMOS device |
JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
JPH05217399A (ja) * | 1991-07-15 | 1993-08-27 | Goldstar Electron Co Ltd | 瞬間テストモード指定回路 |
-
1982
- 1982-06-08 JP JP57099905A patent/JPS58215134A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59133253A (ja) * | 1982-12-27 | 1984-07-31 | ダウ コ−ニング コ−ポレ−ション | トリ−化防止用添加剤組成物 |
US4929853A (en) * | 1988-07-19 | 1990-05-29 | Samsung Electronics, Co., Ltd. | Input translating circuit for CMOS device |
JPH02177083A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶回路装置 |
FR2670634A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Circuit a seuil. |
JPH05217399A (ja) * | 1991-07-15 | 1993-08-27 | Goldstar Electron Co Ltd | 瞬間テストモード指定回路 |
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