JP2531643B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2531643B2 JP2531643B2 JP61233656A JP23365686A JP2531643B2 JP 2531643 B2 JP2531643 B2 JP 2531643B2 JP 61233656 A JP61233656 A JP 61233656A JP 23365686 A JP23365686 A JP 23365686A JP 2531643 B2 JP2531643 B2 JP 2531643B2
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- Japan
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- circuit
- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積装置に関し、特にアナログ回路と
ディジタル回路が混在する半導体集積装置に関するもの
である。
ディジタル回路が混在する半導体集積装置に関するもの
である。
従来、この種の半導体集積装置においてアナログ回路
の出力がディジタル回路の入力に接続される場合、アナ
ログ回路の特性を検査するために、トランスミッション
ゲートを切り換えることにより、出力端子からアナログ
回路出力を取り出すか、ディジタル回路の出力を取り出
すかを選択していた。
の出力がディジタル回路の入力に接続される場合、アナ
ログ回路の特性を検査するために、トランスミッション
ゲートを切り換えることにより、出力端子からアナログ
回路出力を取り出すか、ディジタル回路の出力を取り出
すかを選択していた。
例えば、従来の半導体集積装置の一例の回路ブロック
図の第２図において、アナログ回路14の出力はトランス
ミッションゲート17を通して信号出力端子20に出力さ
れ、信号出力端子20に付いている浮遊容量等がアナログ
回路14の負荷容量となるから信号出力端子20の出力は減
衰してしまう。これを改善するにはトランスミッション
ゲート17のオン抵抗とアナログ回路14の出力インピーダ
ンスを下げる必要があり、トランスミッションゲート17
のサイズを大きくするとともにアナログ回路14の出力ト
ランジスタのサイズを大きくして、出力トランジスタに
流すバイアス電流を大きくしていた。
図の第２図において、アナログ回路14の出力はトランス
ミッションゲート17を通して信号出力端子20に出力さ
れ、信号出力端子20に付いている浮遊容量等がアナログ
回路14の負荷容量となるから信号出力端子20の出力は減
衰してしまう。これを改善するにはトランスミッション
ゲート17のオン抵抗とアナログ回路14の出力インピーダ
ンスを下げる必要があり、トランスミッションゲート17
のサイズを大きくするとともにアナログ回路14の出力ト
ランジスタのサイズを大きくして、出力トランジスタに
流すバイアス電流を大きくしていた。
上述した従来の半導体集積装置では、トランスミッシ
ョンゲートのオン抵抗とアナログ回路の出力インピーダ
ンスを下げるために、トランスミッションゲートのサイ
ズを大きくするとともにアナログ回路の出力トランジス
タのサイズを大きくして、出力トランジスタに流すバイ
アス電流を大きくしていたので、チップ面積の増大や消
費電流の増大等の問題が生じていた。
ョンゲートのオン抵抗とアナログ回路の出力インピーダ
ンスを下げるために、トランスミッションゲートのサイ
ズを大きくするとともにアナログ回路の出力トランジス
タのサイズを大きくして、出力トランジスタに流すバイ
アス電流を大きくしていたので、チップ面積の増大や消
費電流の増大等の問題が生じていた。
本発明の目的は、アナログ回路出力を出力端子の付加
容量の影響を受けずに観測する手段を提供するととも
に、チップに占めるアナログ回路の面積を小さくし、そ
の回路電流を減少させることが可能な半導体集積装置を
提供することにある。
容量の影響を受けずに観測する手段を提供するととも
に、チップに占めるアナログ回路の面積を小さくし、そ
の回路電流を減少させることが可能な半導体集積装置を
提供することにある。
本発明によれば、入力信号が印加されるアナログ回路
と、このアナログ回路の出力を入力とするディジタル回
路と、このディジタル回路の出力が入力されて自回路の
出力を信号出力端子に出力する相補型MOSインバータ回
路とを有する半導体集積装置において、前記相補型MOS
インバータ回路の入力端を前記アナログ回路の出力端お
よび前記ディジタル回路の出力端のいずれかと選択的に
接続する第１のスイッチ手段と、前記相補型MOSインバ
ータ回路の出力を前記相補型MOSインバータ回路の入力
へ帰還させる導電路を開閉する第２のスイッチ手段とを
備えることを特徴とする半導体集積装置が得られる。
と、このアナログ回路の出力を入力とするディジタル回
路と、このディジタル回路の出力が入力されて自回路の
出力を信号出力端子に出力する相補型MOSインバータ回
路とを有する半導体集積装置において、前記相補型MOS
インバータ回路の入力端を前記アナログ回路の出力端お
よび前記ディジタル回路の出力端のいずれかと選択的に
接続する第１のスイッチ手段と、前記相補型MOSインバ
ータ回路の出力を前記相補型MOSインバータ回路の入力
へ帰還させる導電路を開閉する第２のスイッチ手段とを
備えることを特徴とする半導体集積装置が得られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の半導体集積装置の一実施例を示す回
路ブロック図である。
路ブロック図である。
第１図を参照すると、本実施例の半導体集積装置は、
信号入力端子１から入力信号が印加されるアナログ回路
２と、このアナログ回路２の出力が入力されるディジタ
ル回路７とを備え、アナログ回路２の出力がトランスミ
ッションゲート３のドレイン側に接続され、トランスミ
ッションゲート３のソース側は直列に接続された抵抗９
と抵抗10とを通してトランスミッションゲート４のドレ
イン側に接続され、抵抗９と抵抗10の接続中点はトラン
スミッションゲート５のソース側および相補型MOSイン
バータ回路８の入力に接続され、更に相補型MOSインバ
ータ回路８の出力は信号出力端子６に接続されている。
更に信号出力端子６はトランスミッションゲート４のソ
ース側に接続され、トランスミッションゲート５のドレ
イン側の他方はディジタル回路７の出力と接続される。
トランスミッションゲート3,トランスミッションゲート
４のＰチャネル側のゲートとトランスミッションゲート
５のＮチャネル側のゲートは共にスイッチ開閉信号入力
端子12と接続され、スイッチ開閉信号入力端子12への入
力信号のインバータ11による反転信号がトランスミッシ
ョンゲート3,トランスミッションゲート４のＮチャネル
側のゲートとトランスミッションゲート５のＰチャネル
側のゲートに接続されている。
信号入力端子１から入力信号が印加されるアナログ回路
２と、このアナログ回路２の出力が入力されるディジタ
ル回路７とを備え、アナログ回路２の出力がトランスミ
ッションゲート３のドレイン側に接続され、トランスミ
ッションゲート３のソース側は直列に接続された抵抗９
と抵抗10とを通してトランスミッションゲート４のドレ
イン側に接続され、抵抗９と抵抗10の接続中点はトラン
スミッションゲート５のソース側および相補型MOSイン
バータ回路８の入力に接続され、更に相補型MOSインバ
ータ回路８の出力は信号出力端子６に接続されている。
更に信号出力端子６はトランスミッションゲート４のソ
ース側に接続され、トランスミッションゲート５のドレ
イン側の他方はディジタル回路７の出力と接続される。
トランスミッションゲート3,トランスミッションゲート
４のＰチャネル側のゲートとトランスミッションゲート
５のＮチャネル側のゲートは共にスイッチ開閉信号入力
端子12と接続され、スイッチ開閉信号入力端子12への入
力信号のインバータ11による反転信号がトランスミッシ
ョンゲート3,トランスミッションゲート４のＮチャネル
側のゲートとトランスミッションゲート５のＰチャネル
側のゲートに接続されている。
続いて本実施例の動作について説明する。
スイッチ開閉信号入力端子12にＬレベルの信号を入力
すると、トランスミッションゲート５がオフとなり、ト
ランスミッションゲート３とトランスミッションゲート
４がオンとなって抵抗9,抵抗10と相補型MOSインバータ
回路８で負帰還回路が構成され、抵抗9,抵抗10の抵抗値
をそれぞれR1,R2とするとアナログ回路２の出力信号はR
2／R1倍されて信号出力端子６から取り出される。従っ
てアナログ回路２の出力信号を端子で直接観測するので
はないためアナログ回路２の負荷容量が小さいので、出
力インピーダンスを下げるためにアナログ回路の出力ト
ランジスタのサイズを大きくして、流すバイアス電流を
増やす必要がない。従ってチップサイズも小さく消費電
流も小さくなる。また、通常はスイッチ開閉信号入力端
子12をＨレベルにしておくと、トランスミッションゲー
ト3,トランスミッションゲート４はオフとなり、トラン
スミッションゲート５がオンし、ディジタル回路７の出
力を相補型MOSインバータ回路８で反転してロジックレ
ベルで取り出すことができる。
すると、トランスミッションゲート５がオフとなり、ト
ランスミッションゲート３とトランスミッションゲート
４がオンとなって抵抗9,抵抗10と相補型MOSインバータ
回路８で負帰還回路が構成され、抵抗9,抵抗10の抵抗値
をそれぞれR1,R2とするとアナログ回路２の出力信号はR
2／R1倍されて信号出力端子６から取り出される。従っ
てアナログ回路２の出力信号を端子で直接観測するので
はないためアナログ回路２の負荷容量が小さいので、出
力インピーダンスを下げるためにアナログ回路の出力ト
ランジスタのサイズを大きくして、流すバイアス電流を
増やす必要がない。従ってチップサイズも小さく消費電
流も小さくなる。また、通常はスイッチ開閉信号入力端
子12をＨレベルにしておくと、トランスミッションゲー
ト3,トランスミッションゲート４はオフとなり、トラン
スミッションゲート５がオンし、ディジタル回路７の出
力を相補型MOSインバータ回路８で反転してロジックレ
ベルで取り出すことができる。
以上説明したように本発明よれば、入力信号が印加さ
れるアナログ回路と、このアナログ回路の出力を入力と
するディジタル回路と、このディジタル回路の出力が入
力されて自回路の出力を信号出力端子に出力する相補型
MOSインバータ回路とを有する半導体集積装置におい
て、相補型MOSインバータ回路の入力端をアナログ回路
の出力端およびディジタル回路の出力端のいずれかと選
択的に接続する第１のスイッチ手段と、相補型MOSイン
バータ回路の出力をこの相補型MOSインバータ回路の入
力へ帰還させる導電路を開閉する第２のスイッチ手段と
を備えることにより、アナログ回路の出力端の負荷容量
が極めて小さくなるためその負荷容量による影響を受け
にくいので、出力インピーダンスを下げるために出力ト
ランジスタのサイズを大きくして回路電流を増やす必要
がなくなる。従ってチップサイズが小さく消費電流も小
さい半導体集積装置を得ることができ、その実用効果は
大きい。
れるアナログ回路と、このアナログ回路の出力を入力と
するディジタル回路と、このディジタル回路の出力が入
力されて自回路の出力を信号出力端子に出力する相補型
MOSインバータ回路とを有する半導体集積装置におい
て、相補型MOSインバータ回路の入力端をアナログ回路
の出力端およびディジタル回路の出力端のいずれかと選
択的に接続する第１のスイッチ手段と、相補型MOSイン
バータ回路の出力をこの相補型MOSインバータ回路の入
力へ帰還させる導電路を開閉する第２のスイッチ手段と
を備えることにより、アナログ回路の出力端の負荷容量
が極めて小さくなるためその負荷容量による影響を受け
にくいので、出力インピーダンスを下げるために出力ト
ランジスタのサイズを大きくして回路電流を増やす必要
がなくなる。従ってチップサイズが小さく消費電流も小
さい半導体集積装置を得ることができ、その実用効果は
大きい。
第１図は本発明の半導体集積装置の一実施例を示す回路
ブロック図、第２図は従来例の回路ブロック図である。 1,13……信号入力端子、2,14……アナログ回路、3,4,5,
17,18……トランスミッションゲート、6,20……信号出
力端子、7,15……ディジタル回路、8,16……相補型MOS
インバータ回路、9,10……抵抗、12,21……スイッチ開
閉信号入力端子、11,19……インバー
ブロック図、第２図は従来例の回路ブロック図である。 1,13……信号入力端子、2,14……アナログ回路、3,4,5,
17,18……トランスミッションゲート、6,20……信号出
力端子、7,15……ディジタル回路、8,16……相補型MOS
インバータ回路、9,10……抵抗、12,21……スイッチ開
閉信号入力端子、11,19……インバー
Claims (1)
- 【請求項１】入力信号が印加されるアナログ回路と、こ
のアナログ回路の出力を入力とするディジタル回路と、
このディジタル回路の出力が入力されて自回路の出力を
信号出力端子に出力する相補型MOSインバータ回路とを
有する半導体集積装置において、前記相補型MOSインバ
ータ回路の入力端を前記アナログ回路の出力端および前
記ディジタル回路の出力端のいずれかと選択的に接続す
る第１のスイッチ手段と、前記相補型MOSインバータ回
路の出力を前記相補型MOSインバータ回路の入力へ帰還
させる導電路を開閉する第２のスイッチ手段とを備える
ことを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233656A JP2531643B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233656A JP2531643B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387759A JPS6387759A (ja) | 1988-04-19 |
| JP2531643B2 true JP2531643B2 (ja) | 1996-09-04 |
Family
ID=16958464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233656A Expired - Lifetime JP2531643B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531643B2 (ja) |
-
1986
- 1986-09-30 JP JP61233656A patent/JP2531643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387759A (ja) | 1988-04-19 |
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