DE3928559A1

DE3928559A1 - Eingangsschaltung zur durchfuehrung von pruefbetriebsarten

Info

Publication number: DE3928559A1
Application number: DE3928559A
Authority: DE
Inventors: Hag Keun Kim
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1988-08-30
Filing date: 1989-08-29
Publication date: 1990-04-05
Also published as: KR950011803B1; KR900003725A; GB8919372D0; GB2222689A; JPH02162273A

Description

Die Erfindung betrifft eine Eingangsschaltung zur Durchführung von Prüfbetriebsarten gemäß dem Oberbegriff des Patentanspruchs 1.

Bei bekannten Schaltungsanordnungen dieser Art ist es erforderlich, eigene externe Stifte vorzusehen, über die eine Prüfungsbetriebsart eingeleitet und durchgeführt wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Eingangsschaltung zur Durchführung von Prüfungsbetriebsarten anzugeben, bei der die Verwendung eigener externer Prüfstifte entfällt.

Diese Aufgabe wird erfindungsgemäß gelöst durch die Merkmale des Patentanspruchs 1 bzw. 2.

Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine bekannte Eingangsschaltung zur Durchführung einer Testbetriebsartfunktion;

Fig. 2 ein Ausführungsbeispiel einer Eingangsschaltung zur Durchführung einer Testbetriebsartfunktion gemäß der Erfindung;

Fig. 3 ein Ausführungsbeispiel der Erfindung unter Verwendung der Schaltung nach Fig. 2;

Fig. 4 ein Zeitdiagramm für das Ausführungsbeispiel nach Fig. 3; und

Fig. 5 eine Ausgangssimulationsdarstellung für einen Betriebszustand der erfindungsgemäßen Eingangsschaltung.

Fig. 1 zeigt den Aufbau einer üblichen Schaltung zum Testen eines Oktalzählers, der aus acht hin- und herschaltbaren Flipflops 6, 8, 10, 12, 14, 16, 29 und 31 besteht. Taktimpulse am Eingang 1 werden über einen Inverter 2 an den einen Eingang eines NAND-Gliedes 4 und über einen Inverter 25 an einen Eingang eines NAND-Gliedes 27 angelegt. Eine mit einem externen Prüfstift verbundene Prüfeingangsklemme 22 ist an den anderen Eingang des NAND-Gliedes 27 und über einen Inverter 23 an entsprechende Eingänge der NAND-Glieder 4 und 18 angeschlossen. Der Ausgang des NAND-Gliedes 4 ist mit dem Takteingang CK des ersten Flipflops 6 verbunden, dessen invertierender Ausgang 1 mit dem Takteingang des zweiten Flipflops 8 in Verbindung steht, dessen invertierender Ausgang 2 wiederum mit dem Takteingang CK des nächsten Flipflops verbunden ist, usw., bis der invertierende Ausgang 5 des fünften Flipflops 14 mit dem Takteingang CK des sechsten Flipflops 16 verbunden ist, dessen invertierender Ausgang 6 an den anderen Eingang des NAND- Gliedes 18 geführt ist. Die Ausgänge der NAND-Glieder 18 und 27 sind mit entsprechenden Eingängen eines NAND-Gliedes 20 verbunden, dessen Ausgang an den Takteingang des siebenten Flipflops 29 angeschlossen ist, dessen invertierender Ausgang 7 mit dem Takteingang des achten Flipflops 31 verbunden ist, wobei das Ausgangssignal an diesem invertierenden Ausgang 7 zusammen mit dem Ausgangssignal am invertierenden Ausgang 8 des Flipflops 31 für entsprechende Chipprüfungen verwendet wird.

Eine Ausgangsklemme 37 empfängt über Inverter 34 und 36 ein Eingangssignal von einer Eingangsklemme 33, so daß dafür ein weiterer externer Stift erforderlich ist.

Die Arbeitsweise dieser bekannten Schaltung ist wie folgt:. Gemäß Fig. 4 (1) und (2) bewirkt das Anlegen eines Taktsignals mit einer 1µs-Periode am Eingang 1 und ein "niedriger" Zustand der Prüfeingangsklemme 22, die mit dem externen Prüfstift verbunden ist, daß der Ausgang des Inverters 23 und damit einer der Eingänge des NAND-Gliedes 4 sich auf "hohem" Zustand befindet, so daß der Taktimpuls über den Inverter 2 und das NAND-Glied 4 an das erste Flipflop 6 angelegt wird, dessen Ausgang 1 mit der Abfallflanke des Taktimpulses "ansteigt" und mit der nächsten Abfallflanke "abfällt", so daß sich eine 2µs- Periode der Ausgangswellenform, also eine Frequenzteilung durch 2 ergibt.

In der gleichen Weise erfolgt mit jedem Flipflop eine Teilung durch 2, so daß schließlich an den Ausgängen Q 7 B und Q 8 B Signalformen mit 128µs- bzw. 256µs-Perioden auftreten. Befindet sich jedoch für eine Prüfung der Prüfeingang 22 auf hohem Wert, dann ist das Ausgangssignal des Inverters 23 "niedrig", so daß der Takteingang zum NAND-Glied 4 und auch zum NAND-Glied 18 unterbrochen ist.

Andererseits liegt am NAND-Glied 27 ein hohes Signal, so daß das über die Inverter 2 und 25 angelegte Eingangstaktsignal über das NAND-Glied 20 an den Takteingang CK des siebenten Flipflops 29 angelegt wird. Somit wird in der Prüfbetriebsart der von außen an den Eingang 1 angelegte Takt direkt an den Takteingang CK des Flipflops 29 angelegt, so daß das T-Flipflop 29 und das T- Flipflop 31 wie das erste bzw. zweite T-Flipflop 6 und 8 arbeiten.

Somit wird die Prüfzeit in einer Prüfbetriebsart auf 1/64 der Zeit reduziert, die für eine Prüfung in einer Normalbetriebsart erforderlich wäre. Die bekannte Schaltung benötigt jedoch einen externen Stift ausschließlich zur Durchführung der Prüfbetriebsartfunktion, so daß eine erhöhte Stiftzahl erforderlich ist und die Herstellungskosten von Chipanordnungen und Tastenfeldern erhöht sind.

Mit der erfindungsgemäßen Schaltungsanordnung gemäß den Fig. 2 und 3 wird dieser Nachteil vermieden.

Bei der erfindungsgemäßen Schaltungsanordnung kann zur Durchführung einer Prüfbetriebsart irgendein Signaleingangsstift verwendet werden, der während der Prüfbetriebsart nicht für andere Zwecke belegt ist. Das Eingangssignal, das über einen kombinierten Eingangs-/Prüfanschluß 40 angelegt wird, der gemeinsam für einen der Eingangsstifte und für eine Prüfeingangsklemme vorgesehen ist, wird an den Sourceeingang eines N-Typ-Übertragungsgliedes 102 angelegt, dessen Gateanschluß mit der Betriebsspannung VSS verbunden ist. Ein Drainausgang 104 des Übertragungsgliedes 102 stellt den Verbindungspunkt zum Sourceeingang eines weiteren N-Typ- Übertragungsgliedes 105 und auch über einen N-Typ-Transistor mit der Betriebsspannung VDD her . Die Gate-Elektroden des N-Typ- Transistors 103 und des N-Typ-Übertragungsgliedes 105 sind mit dem Drainausgang des N-Typ-Übertragungsgliedes 105 verbunden, wobei dieser Verbindungspunkt 106 über einen P-Typ-Transistor 107 mit der Betriebsspannung V _DD in Verbindung steht.

Der Gateeingang des P-Typ-Transistors 107 ist mit der Betriebsspannung V _SS verbunden, so daß dieser als pull-Up- Transistor zur Potentialverschiebung arbeitet. Der Sourceeingang des P-Typ-Transistors 107 ist mit dem Eingang eines Inverters 150 verbunden, der einen P-Typ-Transistor 108 und einen P-Typ- Transistor 109 umfaßt. Der Ausgang des Inverters 150 steht mit dem Eingang eines Inverters 151 in Verbindung, der einen P-Typ- Transistor 110 und einen N-Typ-Transistor 111 umfaßt, wobei der Ausgang des Inverters 151 am Eingang des NAND-Gliedes 18 in der gleichen Weise wie bei der bekannten Schaltung angeschlossen ist, während der Ausgang des Inverters 150 an der Eingangsklemme des NAND-Gliedes 27 liegt. Ferner ist der Eingangs-/Prüfanschluß 40 mit dem Inverter 34 zum Anlegen sowohl eines Prüfbetriebsartsignals als auch eines Eingangssignals verbunden, wobei der Inverter 34 über den Inverter 36 mit dem Ausgang 37 in Verbindung steht.

Die Arbeitsweise der erfindungsgemäßen Schaltungsanordnung ist wie folgt:
Gemäß Fig. 3 und gemäß Fig. 4 (3) schwingt in der Normalbetriebsart der Schaltung der an den Anschluß 40 angelegte Signalpegel zwischen 0 V und V _DD. Hierbei ist das N-Typ-Übertragungsglied 102 gesperrt und der Verbindungspunkt 106 wird über den P-Typ-Transistor 107 auf den V _DD-Pegel gezogen, während der Verbindungspunkt 104 auf einen Pegelwert V _DD - V _IN geladen wird, da der N-Typ-Transistor 103 durch die Spannung am Verbindungspunkt 106 leitend wird.

Wenn ferner der Ausgang des Inverters 150 auf niedrigem Pegel ist, dann nimmt der Wert am Ausgang des Inverters 151 einen hohen Zustand an, so daß gemäß Fig. 3 die Eingabe zum NAND-Glied 27 unterbrochen wird und das NAND-Glied 18 derart arbeitet, daß das Taktsignal am Eingang 1 eine oktale Frequenzteilung in Normalbetrieb gemäß Fig. 4 (1) durchführt. Hierbei wird der Eingangs-/Prüfanschluß 40 als normale Signaleingangsklemme verwendet.

Wird andererseits der Spannungswert am Anschluß 40 auf -5V erniedrigt, dann ist der Ausgangsanschluß 37 auf niedrigem Wert, wodurch das N-Typ-Übertragungsglied 102 im leitenden Zustand ist, so daß der Verbindungspunkt 104 entladen wird und das N- Typ-Übertragungsglied 105 durchschaltet und der Verbindungspunkt 106 entladen wird und den niedrigen Pegel hält. Somit nimmt der Ausgang des Inverters 150 den hohen Wert an, so daß am Ausgang des Inverters 151 der niedrige Pegel auftritt.

Das NAND-Glied 18 wird dann unterbrochen, so daß es keine Taktsignale aufnimmt, während das NAND-Glied 20 ebenfalls vom Eingang abgetrennt wird und das NAND-Glied 27 leitend macht, so daß es über die Inverter 2 und 25 das Taktsignal vom Eingang 1 durchläßt und über das NAND-Glied 20 an den Takteingang CK des Flipflops 29 anlegt, so daß die gewünschte Prüfbetriebsartfunktion gemäß Fig. 4 (3) ausgeführt.

Der Vorteil der Erfindung liegt insbesondere darin, daß für die Durchführung von Prüfungsbetriebsarten anstelle von zusätzlichen Prüfstiften bereits existierende Stifte verwendet werden, so daß sich die Anzahl der externen Stifte verringert, mit der Folge einer Verringerung der Produktionskosten von Chipanordnungen und der Vereinfachung von Tastenfeldkonstruktionen unter Verringerung der Produktionskosten.

Claims

1. Eingangsschaltung zur Durchführung von Prüfbetriebsarten in Schaltungsanordnungen, dadurch gekennzeichnet, daß ein kombinierter Signaleingangs-/Prüfeingangs-Anschluß (40) vorgesehen ist, an den während des Normalbetriebs ein Eingangssignal angelegt wird, während für eine Prüfbetriebsart ein sich vom Eingangssignal unterscheidendes Prüfsignal zugeführt wird, und daß mit dem kombinierten Signaleingangs-/Prüf-Anschluß (40) eine Übertragungsschaltung (102-107, 150, 151) verbunden ist, die nur bei Anliegen des Prüfsignals die Durchführung der Prüfung gestattet, während sie im Normalbetrieb gesperrt ist.

2. Eingangsschaltung zur Durchführung von Prüfbetriebsarten in Schaltungsanordnungen, gekennzeichnet durch einen Eingangs- /Prüfanschluß (40), der gemeinsam als Signaleingang und Prüfeingang vorgesehen ist, einen P-Typ-Transistor (107) zum Steuern der Ladungsspannung eines Verbindungspunktes (106) gemäß dem Signalpegel an den Eingängen des Eingangs- /Prüfanschlusses (40), einen Transistor (103) zum Steuern der Ladungsspannung an einem weiteren Verbindungspunkt (104), Durchlaßglieder (102, 105) zum Steuern der Spannungen an den Verbindungspunkten (104, 106) abhängig von den Einganssignalpegeln am Anschluß (40), einen Inverter (150) zum Invertieren des Spannungszustandes am Verbindungspunkt (106) und Anlegen des invertierten Wertes an einen weiteren Inverter (151) und an ein NAND-Glied (27) zu dessen Steuerung, wobei der Inverter (151) das Ausgangssignal des Inverters (150) invertiert und an einen Eingang eines weiteren NAND-Gliedes (18) zu dessen Steuerung anlegt, wodurch die Anzahl eigener externer Stifte reduziert wird, die für Prüfungsbetriebsarten erforderlich ist.