JP4973527B2 - パターン発生装置及び半導体試験装置 - Google Patents

Description

本発明は、所定のパターンを発生するパターン発生装置、及び当該装置で発生したパターンを用いて半導体デバイスの試験を行う半導体試験装置に関する。

半導体試験装置は、試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う。この半導体試験装置は、上記の試験信号を生成する試験パターン、上記の期待値を生成する期待パターン等の各種パターンを発生するパターン発生装置を備える。

図６は、従来のパターン発生装置の要部構成を示すブロック図である。図６に示す通り、従来のパターン発生装置１００は、メモリ１０１、データ変換部１０２、制御部１０３、リングメモリ１０４、及びリングメモリ読み出し制御部１０５を備えており、所定の基準クロックＣＬＫに同期して動作して、１６チャンネル分のパターンデータＰＤを出力する。

このパターン発生装置１００は、制御部１０３に入力されるモード設定信号ＭＤによって１チャンネル当たりのパターン長を可変することができる。具体的には、モード設定信号ＭＤを「３ビットモード」にすれば１チャンネル当たりのパターン長を３ビットにすることができ、「６ビットモード」にすれば１チャンネル当たりのパターン長を６ビットにすることができる。ビット数を増やすことでより複雑なパターンの生成が可能である。

メモリ１０１は、発生させるパターンデータＰＤに係るデータを記憶するメモリであり、データ幅が１２８ビットであるＤＤＲ２ ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）が用いられる。データ変換部１０２は、制御部１０３からメモリ１０１に与えられる制御信号Ｃ１００及びメモリ１０１から読み出された１２８ビットのデータｄ１００を所定の変換規則に従って変換する。尚、データ変換部１０２によって変換されたデータは、データＤ１００として制御部１０３に出力される。

制御部１０３は、メモリ制御部１１１、ライトデータ生成部１１２、ライトアドレス制御部１１３、及び差分演算部１１４を備えており、メモリ１０１からのデータの読み出し制御及びリングメモリ１０４へのデータの書き込み制御を行う。メモリ制御部１１１は、メモリ１０１からデータを読み出す制御信号（リードコマンド）Ｃ１００をデータ変換部１０２に出力する。また、メモリ制御部１１１は、制御信号Ｃ１００が出力されてからメモリ１０１に記憶されたデータｄ１００が読み出されるまでの遅延時間（レイテンシ）を示すレイテンシ情報ＬＴをライトデータ生成部１１２及びライトアドレス制御部１１３に出力する。尚、メモリ制御部１１１は、差分演算部１１４からフル検出信号ＦＳが出力されている場合には、制御信号Ｃ１００の出力は行わない。

ライトデータ生成部１１２は、データ変換部１０２からのデータＤ１００を用いてリングメモリ１０４に書き込むべきライトデータＷＤを生成するとともに、メモリ制御部１１１からのレイテンシ情報ＬＴに基づいてライトイネーブル信号ＷＥを生成する。ライトアドレス制御部１１３は、差分演算部１１４から出力されるインクリメント命令ＩＣを参照しつつ、ライトデータＷＤをリングメモリ１０４に書き込むためのライトアドレスＷＡを生成する。

差分演算部１１４は、リングメモリ読み出し制御部１０５から出力される読み出しアドレスＲＡとライトアドレス制御部１１３から出力されるライトアドレスＷＡとの差分を求め、この差分が所定の閾値に達した場合に、その旨を示すフル検出信号ＦＳを出力する。また、上記の差分が上記の閾値に達していない場合には、ライトアドレスＷＡをインクリメントさせるインクリメント命令ＩＣを出力する。

リングメモリ１０４は、メモリ１０１から読み出されたデータを用いて生成されたデータＷＤを一時的に記憶するメモリであり、メモリ１０１よりも高速にデータの書き込み及び読み出しが可能なメモリ（具体的には、ＳＲＡＭ（Static Random Access Memory））が用いられる。このリングメモリ１０４は、パターンデータＰＤの途切れ（ウェイトの発生）を防止するために設けられ、データ幅はメモリ１０１と同じく１２８ビットであって、容量は２キロワード程度である。リングメモリ読み出し制御部１０５は、リードアドレスＲＡを出力して、リングメモリ１０４に一時的に記憶されたデータの読み出し制御を行う。リングメモリ１０４から読み出されたデータはパターンデータＰＤとして出力される。

図７は、従来のパターン発生装置１００の動作を説明するためのタイミングチャートである。尚、以下に説明する動作は、モード設定信号ＭＤの設定内容によって大きく異なることは無い。動作が開始されると、制御部１０３のメモリ制御部１１１からデータ変換部１０２に対して制御信号（リードコマンド）Ｃ１００が出力される（時刻ｔ１０１）。尚、図７に示す通り、制御信号Ｃ１００は基準クロックＣＬＫの４周期毎（４サイクル毎）に出力される。

データ変換部１０２から出力された制御信号Ｃ１００は、データ変換部１０２を介してメモリ１０１に入力され、所定のレイテンシ時間Ｔ_Ｌ経過後にメモリ１０１から１２８ビットのデータｄ１００が読み出される（時刻ｔ１０２）。ここで、メモリ１０１がＤＤＲ２ ＳＤＲＡＭである場合には、図７に示す通り、基準クロックＣＬＫの立ち上がり及び立ち下がりの時点でデータｄ１００（ＤＱ０〜ＤＱ３）が読み出される。

メモリ１０１から読み出されたデータｄ１００はデータ変換部１０２で所定の変換処理が施されて１２８ビットのデータＤ１００として制御部１０３に入力される。図７に示す例では、基準クロックの立ち上がりで読み出された偶数番目のデータｄ１００（ＤＱ０，ＤＱ２）と、クロックの立ち下がりで読み出された奇数番目データｄ１００（ＤＱ１，ＤＱ３）とが対になって、基準クロックＣＬＫの各周期毎にデータＤ１００として制御部１０３に順次入力される。

データＤ１００が制御部１０３に入力されると、ライトデータ生成部１１２においてリングメモリ１０４に書き込むべき１２８ビットからなるライトデータＷＤが生成される。図７に示す例では、偶数番目のデータＤ１００（ＤＱ０，ＤＱ２）から偶数番目のライトデータＷＤ（ＷＤ０，ＷＤ２）が生成されるとともに、奇数番目のデータＤ１００（ＤＱ１，ＤＱ３）から奇数番目のライトデータＷＤ（ＷＤ１，ＷＤ３）が生成され、生成されたライトデータが基準クロックＣＬＫの周期毎に番号順に並べられたライトデータ（ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３）が生成される。

ライトアドレス制御部１１３においては、以上のライトデータ生成部１１２におけるライトデータＷＤの生成と並行してライトアドレスＷＡの生成が行われる。ここで、ライトデータ生成部１１２からライトイネーブル信号ＷＥが出力されると（「Ｈ（ハイ）」レベルになると）、ライトデータ生成部１１２で生成されたライトデータＷＤを、ライトアドレス制御部１１３で生成されたライトアドレスＷＡで指定されるリングメモリ１０４のアドレスへ書き込む書込動作が開始される（時刻ｔ１０３）。以上の書込動作は、ライトイネーブル信号ＷＥが「Ｈ」レベルである間は継続されるが、「Ｌ（ロー）」レベルになると終了する（時刻ｔ１０４）。

次に、リングメモリ読み出し制御部１０５からリードアドレスＲＡの出力が開始されると（時刻ｔ１０５）、リングメモリ１０４に一時的に記憶されたデータの読み出しが開始される（時刻ｔ１０６）。そして、読み出されたデータは、１６チャンネル分のパターンデータＰＤとして出力される。ここで、差分演算部１１４は、リングメモリ読み出し制御部１０５から出力される読み出しアドレスＲＡとライトアドレス制御部１１３から出力されるライトアドレスＷＡとの差分を求め、この差分が所定の閾値に達した場合にフル検出信号ＦＳを出力してメモリ制御部１１１からの制御信号Ｃ１００を停止させる。一方、上記の差分が閾値に達していない場合には、ライトアドレス制御部１１３に対してインクリメント命令ＩＣを出力する。かかる制御により、パターン発生装置１００からは途切れ（ウェイトの発生）が生ずることなくパターンデータＰＤが出力される。

ここで、メモリ１０１の使用方法について説明する。図８は、従来のパターン発生装置１００が備えるメモリ１０１の使用例を示す図であって、（ａ）はモード設定信号ＭＤが「３ビットモード」の場合の使用例を示す図であり、（ｂ）はモード設定信号ＭＤが「６ビットモード」の場合の使用例を示す図である。

図８（ａ）に示す通り、モード設定信号ＭＤが「３ビットモード」である場合には、１２８ビットのデータ幅を３２ビットからなる４つの部分ｂ１０１〜ｂ１０４に分割し、その１つの部分ｂ１０２を第１〜第８チャンネルのパターンデータＰＤに係るデータを記憶するために用い、他の部分ｂ１０４を第９〜第１６チャンネルのパターンデータＰＤに係るデータを記憶するために用いており、残りの部分ｂ１０１，ｂ１０３は未使用である。このため、「３ビットモード」のときには、メモリ１０１の有効データ幅はメモリ１０１の本来のデータ幅の半分の６４ビットになる。

尚、モード設定信号ＭＤが「３ビットモード」に設定されている場合には、１チャンネル当たりのデータのパターン長が３ビットであるため、単純に考えると１６チャンネル分のデータを発生させるには合計４８ビットのデータ幅があれば良い。上述の通り、「３ビットモード」のときの有効データ幅は６４ビットであるが、データ以外のビット（６４−４８＝１６ビット）は、パリティビットや制御ビットとして用いられる。

これに対し、図８（ｂ）に示す通り、モード設定信号ＭＤが「６ビットモード」である場合には、１２８ビットのデータ幅を６４ビットからなる２つの部分ｂ２０１，ｂ２０２に分割し、一方の部分ｂ２０１を第１〜第８チャンネルのパターンデータＰＤに係るデータを記憶するために用い、他方の部分ｂ２０２を第９〜第１６チャンネルのパターンデータＰＤに係るデータを記憶するために用いている。このため、「６ビットモード」のときには、有効データ幅は１２８ビットになる。

ここで、モード設定信号ＭＤが「６ビットモード」に設定されている場合には、１チャンネル当たりのデータのパターン長が６ビットであるため、単純に考えると１６チャンネル分のデータを発生させるには合計９６ビットあれば良い。上述の通り、「６ビットモード」のときの有効データ幅は１２８ビットであるが、データ以外のビット（１２８−９６＝３２ビット）は、パリティビットや制御ビットとして用いられる。

尚、図８（ａ），図８（ｂ）に示す通り、モード設定信号ＭＤの設定内容に拘わらず、リングメモリ１０４から一時に出力される１６チャンネル分のパターンデータＰＤに係るデータは、メモリ１０１の同一のアドレスに記憶される。例えば、リングメモリ１０４から最初に出力される１６チャンネル分のパターンデータＰＤに係るデータ「＃０」は図８（ａ），図８（ｂ）の何れにおいてもメモリ１０１の先頭アドレスに記憶され、次の１６チャンネル分のパターンデータＰＤに係るデータ「＃１」は図８（ａ），図８（ｂ）の何れにおいても、メモリ１０１の２番目のアドレスに記憶される。

尚、以下の特許文献１には、安価な大容量のＤＲＡＭ（Dynamic Random Access Memory）からなるインストラクションメモリに記憶されたインストラクションに従って、パターンアドレスを生成する従来のパターン発生装置の一例が開示されている。このパターン発生装置では、インストラクションメモリから読み出されたインストラクションを、高速なＳＲＡＭからなるリングメモリに一旦記憶させ、リングメモリから読み出したインストラクションを実行することで、パターンアドレスの途切れ（ウェイトの発生）を防止している。
特開２００３−１２２５６６号公報

ところで、従来のパターン発生装置１００では、上述した通り、モード設定信号ＭＤを「３ビットモード」にした場合と「６ビットモード」とにした場合とでメモリ１０１及びリングメモリ１０４の有効データ幅が異なり、「３ビットモード」にした場合には図８（ａ）に示した通り、未使用の領域が生ずる。このため、従来のパターン発生装置１００では、メモリ１０４が有効に活用されているとは言い難く、メモリ１０１を従来よりも有効に活用できればメモリ１０１の容量を低減することができると考えられる。

本発明は上記事情に鑑みてなされたものであり、パターンを発生するためのデータを格納するメモリを有効活用して容量を低減することでコスト低減を図ることができるパターン発生装置及び当該装置を備える半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の第１の態様によるパターン発生装置は、パターン発生命令を記憶する第１記憶部（１１）と、当該第１記憶部よりも高速であって当該第１記憶部から読み出されたパターン発生命令を一時的に記憶する第２記憶部（１４）とを備え、当該第２記憶部から読み出されたパターン発生命令に従ってパターン長の切り替えが可能な所定のパターン（ＰＤ）を発生するパターン発生装置（１）において、前記第１記憶部は、パターン長がｋビット（ｋは２以上の整数）である基本モードで前記パターンの発生に必要なデータ幅を有しており、パターン長がｋ×２^ｎビット（ｎは１以上の整数）である２^ｎ倍モードで前記パターンを発生させる場合に、前記第１記憶部からの読み出しを前記基本モードにおける読み出し速度の２^ｎ倍で行う読出制御部（２１）と、前記第１記憶部から読み出された連続する２^ｎ個のパターン発生命令を用いて前記第２記憶部に記憶させるパターン発生命令を生成する生成部（２２）とを備えることを特徴としている。
この発明によると、パターン長がｋ×２^ｎビットである２^ｎ倍モードでパターンを発生させる場合には、パターン長がｋビットある基本モードでパターンの発生に必要なデータ幅を有する第１記憶部からのパターン発生命令の読み出しが基本モードにおける読み出し速度の２^ｎ倍で行われ、第１記憶部から読み出された連続する２^ｎ個のパターン発生命令を用いて第２記憶部に記憶させるパターン発生命令が生成される。
また、本発明の第１の態様によるパターン発生装置は、前記第２記憶部が、複数チャンネル分のパターン発生命令の読み出しを一時に行うことが可能なリングメモリであることを特徴としている。
また、本発明の第１の態様によるパターン発生装置は、前記第１記憶部のデータ幅が、前記複数チャンネル全てについてパターン長がｋビットであるパターンを発生させることが可能なデータ幅であることを特徴としている。
更に、本発明の第１の態様によるパターン発生装置は、前記第１記憶部が、前記２^ｎ倍モードで前記パターンを発生させる場合には、前記リングメモリから一時に読み出されるパターン発生命令を、連続する２^ｎ個のアドレスに亘って記憶することを特徴としている。
本発明の第２の態様によるパターン発生装置は、所定のパターン（ＰＤ、ＳＰＤ）を複数種類発生するパターン発生装置（２）において、上記の何れかに記載のパターン発生装置を複数備えており、当該パターン発生装置のうちの何れか１つのパターン発生装置が備える前記第１記憶部及び前記読出制御部を、当該パターン発生装置のうちの他のパターン発生装置で共有することを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する上記の何れかに記載のパターン発生装置を備えることを特徴としている。

本発明によれば、パターン長がｋビットある基本モードでパターンの発生に必要なデータ幅を有する第１記憶部を備え、パターン長がｋ×２^ｎビットである２^ｎ倍モードでパターンを発生させる場合には、第１記憶部からのパターン発生命令の読み出しを基本モードにおける読み出し速度の２^ｎ倍で行い、第１記憶部から読み出された連続する２^ｎ個のパターン発生命令を用いて第２記憶部に記憶させるパターン発生命令を生成しているため、第１記憶部の容量を低減することができ、コスト低減を図ることができるという効果がある。

以下、図面を参照して本発明の実施形態によるパターン発生装置及び半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態によるパターン発生装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のパターン発生装置１は、メモリ１１（第１記憶部）、データ変換部１２、制御部１３、リングメモリ１４（第２記憶部）、及びリングメモリ読み出し制御部１５を備えており、所定の基準クロックＣＬＫに同期して動作して、１６チャンネル分のパターンデータＰＤを出力する。

本実施形態のパターン発生装置１は、制御部１３に入力されるモード設定信号ＭＤによって１チャンネル当たりのパターン長を可変することができる。具体的には、モード設定信号ＭＤを「３ビットモード（基本モード）」にすれば１チャンネル当たりのパターン長を３ビットにすることができ、「６ビットモード（２倍モード）」にすれば１チャンネル当たりのパターン長を６ビットにすることができる。ビット数を増やすことでより複雑なパターンの生成が可能である。

メモリ１１は、発生させるパターンデータＰＤに係るデータ（パターン発生命令）を記憶するメモリであり、データ幅が６４ビットであるＤＤＲ２ ＳＤＲＡＭが用いられる。ここで、メモリ１１のデータ幅は、「３ビットモード」で１６チャンネル分のパターンデータＰＤを出力させるのに必要なデータ幅に設定される。具体的には、１チャンネル当たりのデータのパターン長が３ビットであるから１６チャンネル分のデータを発生させるには最低限４８ビットのデータ幅が必要になる。これに加えて、パリティビットや制御ビットが必要になるため、メモリ１１のデータ幅は６４ビットに設定される。

図２は、本発明の第１実施形態によるパターン発生装置１が備えるメモリ１１の使用例を示す図であって、（ａ）はモード設定信号ＭＤが「３ビットモード」の場合の使用例を示す図であり、（ｂ）はモード設定信号ＭＤが「６ビットモード」の場合の使用例を示す図である。図２（ａ）に示す通り、モード設定信号ＭＤが「３ビットモード」である場合には、メモリ１１の６４ビットのデータ幅を３２ビットからなる２つの部分ｂ１１，ｂ１２に分割し、一方の部分ｂ１１を第１〜第８チャンネルのパターンデータＰＤに係るデータを記憶するために用い、他の部分ｂ１２を第９〜第１６チャンネルのパターンデータＰＤに係るデータを記憶するために用いている。

また、モード設定信号ＭＤが「３ビットモード」のときには、リングメモリ１４から一時に出力される１６チャンネル分のパターンデータＰＤに係るデータは、メモリ１１の同一のアドレスに記憶される。例えば、図２（ａ）に示す通り、リングメモリ１４から最初に出力される１６チャンネル分のパターンデータＰＤに係るデータ「＃０」はメモリ１１の先頭アドレスに記憶され、次の１６チャンネル分のパターンデータＰＤに係るデータ「＃１」はメモリ１１の２番目のアドレスに記憶される。このため、「３ビットモード」のときには、メモリ１１の有効データ幅はメモリ１０１の本来のデータ幅と同じ６４ビットになる。

次に、図２（ｂ）に示す通り、モード設定信号ＭＤが「６ビットモード」である場合においても、「３ビットモード」である場合と同様に、メモリ１１の６４ビットのデータ幅を３２ビットからなる２つの部分ｂ２１，ｂ２２に分割している。ここで、「６ビットモード」の場合には、第１〜第８チャンネルのパターンデータＰＤに係るデータ及び第９〜第１６チャンネルのパターンデータＰＤに係るデータは共に６４ビットである（図８（ｂ）参照）。

このため、モード設定信号ＭＤが「６ビットモード」のときには、第１〜第８チャンネルのパターンデータＰＤに係るデータをメモリ１１の一方の部分ｂ２１における連続する２つのアドレスに記憶するとともに、第９〜第１６チャンネルのパターンデータＰＤに係るデータをメモリ１１の他方の部分ｂ２２の連続する２つのアドレスに記憶している。例えば、図２（ｂ）に示す通り、リングメモリ１４から最初に出力される１６チャンネル分のパターンデータＰＤに係るデータ「＃０」は前半の３ビットがメモリ１１の先頭アドレスに記憶され、後半の３ビットがメモリ１１の２番目のアドレスに記憶される。また、リングメモリ１４から２番目に出力される１６チャンネル分のパターンデータＰＤに係るデータ「＃１」は前半の３ビットがメモリ１１の３番目のアドレスに記憶され、後半の３ビットがメモリ１１の４番目のアドレスに記憶される。よって、「６ビットモード」のときにも、メモリ１１の有効データ幅はメモリ１０１の本来のデータ幅と同じ６４ビットになる。

データ変換部１２は、制御部１３からメモリ１１に与えられる制御信号Ｃ１及びメモリ１１から読み出された６４ビットのデータｄ１を所定の変換規則に従って変換する。尚、データ変換部１２によって変換されたデータは、データＤ１として制御部１３に出力される。制御部１３は、メモリ制御部２１（読出制御部）、ライトデータ生成部２２（生成部）、ライトアドレス制御部２３、及び差分演算部２４を備えており、メモリ１１からのデータの読み出し制御及びリングメモリ１４へのデータの書き込み制御を行う。

メモリ制御部２１は、メモリ１１からデータを読み出す制御信号（リードコマンド）Ｃ１をデータ変換部１２に出力する。ここで、メモリ制御部２１は、リードサイクル変換部２１ａを備えており、モード設定信号ＭＤに基づいてメモリ１１からのデータｄ１の読み出し速度（制御信号Ｃ１を出力する間隔）を変える。具体的には、モード設定信号ＭＤが「６ビットモード」である場合には、「３ビットモード」である場合の１／２の時間間隔で制御信号Ｃ１を出力し、「３ビットモード」である場合の２倍の速度でメモリ１１からデータｄ１を読み出す。

また、メモリ制御部２１は、制御信号Ｃ１が出力されてからメモリ１１に記憶されたデータｄ１が読み出されるまでの遅延時間（レイテンシ）を示すレイテンシ情報ＬＴをライトデータ生成部２２及びライトアドレス制御部２３に出力する。尚、メモリ制御部２１は、差分演算部２４からフル検出信号ＦＳが出力されている場合には、制御信号Ｃ１の出力は行わない。

ライトデータ生成部２２は、データ変換部１２からのデータＤ１を用いてリングメモリ１４に書き込むべきライトデータＷＤを生成するとともに、メモリ制御部２１からのレイテンシ情報ＬＴに基づいてライトイネーブル信号ＷＥを生成する。ここで、ライトデータ生成部２２は、モード設定信号ＭＤが「６ビットモード」である場合には、連続する２つのデータＤ１を合成してリングメモリ１４に書き込むべきライトデータＷＤを１つ作成する。ライトアドレス制御部２３は、差分演算部２４から出力されるインクリメント命令ＩＣを参照しつつ、ライトデータＷＤをリングメモリ１４に書き込むためのライトアドレスＷＡを生成する。

差分演算部２４は、リングメモリ読み出し制御部１５から出力される読み出しアドレスＲＡとライトアドレス制御部２３から出力されるライトアドレスＷＡとの差分を求め、この差分が所定の閾値に達した場合に、その旨を示すフル検出信号ＦＳを出力する。また、上記の差分が上記の閾値に達していない場合には、ライトアドレスＷＡをインクリメントさせるインクリメント命令ＩＣを出力する。

リングメモリ１４は、メモリ１１から読み出されたデータを用いて生成されたデータＷＤを一時的に記憶するメモリであり、メモリ１１よりも高速にデータの書き込み及び読み出しが可能なメモリ（具体的には、ＳＲＡＭ）が用いられる。このリングメモリ１４は、パターンデータＰＤの途切れ（ウェイトの発生）を防止するために設けられ、データ幅はメモリ１１のデータ幅の２倍の１２８ビットであって、容量は２キロワード程度である。つまり、リングメモリ１４からは、１６チャンネル分のパターンデータＰＤを一時に読み出すことが可能である。リングメモリ読み出し制御部１５は、リードアドレスＲＡを出力して、リングメモリ１４に一時的に記憶されたデータの読み出し制御を行う。リングメモリ１４から読み出されたデータはパターンデータＰＤとして出力される。

次に、上記構成におけるパターン発生装置１の動作について説明する。尚、パターン発生装置１の動作は、モード設定信号ＭＤが「３ビットモード」である場合と「６ビットモード」である場合とで異なる。このため、以下では、モード設定信号ＭＤが「３ビットモード」である場合の動作と、「６ビットモード」である場合の動作を順に説明する。

〈「３ビットモード」時の動作〉
図３は、本発明の第１実施形態によるパターン発生装置１の「３ビットモード」における動作を説明するためのタイミングチャートである。動作が開始されると、制御部１３のメモリ制御部２１からデータ変換部１２に対して制御信号（リードコマンド）Ｃ１が出力される（時刻ｔ１１）。尚、図３に示す通り、「３ビットモード」においては、制御信号Ｃ１は基準クロックＣＬＫの４周期毎（４サイクル毎）に出力される。

データ変換部１２から出力された制御信号Ｃ１は、データ変換部１２を介してメモリ１１に入力され、所定のレイテンシ時間Ｔ_Ｌ経過後にメモリ１１から６４ビットのデータｄ１が読み出される（時刻ｔ１２）。ここで、メモリ１１がＤＤＲ２ ＳＤＲＡＭである場合には、図３に示す通り、基準クロックＣＬＫの立ち上がり及び立ち下がりの時点でデータｄ１（ＤＱ０〜ＤＱ３）が読み出される。

メモリ１１から読み出されたデータｄ１はデータ変換部１２で所定の変換処理が施されて６４ビットのデータＤ１として制御部１３に入力される。図３に示す例では、基準クロックの立ち上がりで読み出された偶数番目のデータｄ１（ＤＱ０，ＤＱ２）と、クロックの立ち下がりで読み出された奇数番目データｄ１（ＤＱ１，ＤＱ３）とが対になって、基準クロックＣＬＫの各周期毎にデータＤ１として制御部１３に順次入力される。

データＤ１が制御部１３に入力されると、ライトデータ生成部２２においてリングメモリ１４に書き込むべき１２８ビットからなるライトデータＷＤが生成される。このとき、ライトデータ生成部２２は、入力されるデータＤ１の各々に対して値が「０」である６４ビットのデータを付加することで６４ビットのデータＤ１から１２８ビットのライトデータＷＤを生成する。ここで、図３に示す例では、偶数番目のデータＤ１（ＤＱ０，ＤＱ２）から偶数番目のライトデータＷＤ（ＷＤ０，ＷＤ２）が生成されるとともに、奇数番目のデータＤ１（ＤＱ１，ＤＱ３）から奇数番目のライトデータＷＤ（ＷＤ１，ＷＤ３）が生成され、生成されたライトデータが基準クロックＣＬＫの周期毎に番号順に並べられたライトデータ（ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３）が生成される。

ライトアドレス制御部２３においては、以上のライトデータ生成部２２におけるライトデータＷＤの生成と並行してライトアドレスＷＡの生成が行われる。ここで、ライトデータ生成部２２からライトイネーブル信号ＷＥが出力されると（「Ｈ」レベルになると）、ライトデータ生成部２２で生成されたライトデータＷＤを、ライトアドレス制御部２３で生成されたライトアドレスＷＡで指定されるリングメモリ１４のアドレスへ書き込む書込動作が開始される（時刻ｔ１３）。以上の書込動作は、ライトイネーブル信号ＷＥが「Ｈ」レベルである間は継続されるが、「Ｌ」レベルになると終了する（時刻ｔ１４）。

次に、リングメモリ読み出し制御部１５からリードアドレスＲＡの出力が開始されると（時刻ｔ１５）、リングメモリ１４に一時的に記憶されたデータの読み出しが開始される（時刻ｔ１６）。そして、読み出されたデータは、１６チャンネル分のパターンデータＰＤとして出力される。ここで、差分演算部２４は、リングメモリ読み出し制御部１５から出力される読み出しアドレスＲＡとライトアドレス制御部２３から出力されるライトアドレスＷＡとの差分を求め、この差分が所定の閾値に達した場合にフル検出信号ＦＳを出力してメモリ制御部２１からの制御信号Ｃ１を停止させる。一方、上記の差分が閾値に達していない場合には、ライトアドレス制御部２３に対してインクリメント命令ＩＣを出力する。かかる制御により、パターン発生装置１からは途切れ（ウェイトの発生）が生ずることなくパターンデータＰＤが出力される。

〈「６ビットモード」時の動作〉
図４は、本発明の第１実施形態によるパターン発生装置１の「６ビットモード」における動作を説明するためのタイミングチャートである。動作が開始されると、制御部１３のメモリ制御部２１からデータ変換部１２に対して制御信号（リードコマンド）Ｃ１が出力される（時刻ｔ２１）。尚、図４に示す通り、「６ビットモード」においては、制御信号Ｃ１は基準クロックＣＬＫの２周期毎（２サイクル毎）に出力され、メモリ１１からは「３ビットモード」の場合の２倍の速度でデータｄ１の読み出しが行われる。

データ変換部１２から出力された制御信号Ｃ１は、データ変換部１２を介してメモリ１１に入力され、所定のレイテンシ時間Ｔ_Ｌ経過後にメモリ１１から６４ビットのデータｄ１が読み出される（時刻ｔ２２）。ここで、メモリ１１がＤＤＲ２ ＳＤＲＡＭである場合には、図４に示す通り、基準クロックＣＬＫの立ち上がり及び立ち下がりの時点でデータｄ１（ＤＱ０〜ＤＱ３）が読み出される。尚、「６ビットモード」では、制御信号Ｃ１が基準クロックＣＬＫの２周期毎にメモリ制御部２１から出力されるため、先に読み出されたデータ（ＤＱ０〜ＤＱ３）に続いて新たなデータｄ１（ＤＱ４〜ＤＱ６）の読み出しが行われる（時刻ｔ２３）。

メモリ１１から読み出されたデータｄ１はデータ変換部１２で所定の変換処理が施されて６４ビットのデータＤ１として制御部１３に入力される。図４に示す例では、基準クロックの立ち上がりで読み出された偶数番目のデータｄ１（ＤＱ０，ＤＱ２）と、クロックの立ち下がりで読み出された奇数番目データｄ１（ＤＱ１，ＤＱ３）とが対になって、基準クロックＣＬＫの各周期毎にデータＤ１として制御部１３に順次入力される。

データＤ１が制御部１３に入力されると、ライトデータ生成部２２においてリングメモリ１４に書き込むべき１２８ビットからなるライトデータＷＤが生成される。このとき、ライトデータ生成部２２は、対になって入力される６４ビットのデータＤ１を合成して１２８ビットのライトデータＷＤを生成する。つまり、図２（ｂ）に示す通り、第１〜第８チャンネルのパターンデータＰＤに係るデータ及び第９〜第１６チャンネルのパターンデータＰＤに係るデータは、メモリ１１の連続する２つのアドレスに記憶されているため、ライトデータ作成部２２はこれらを合成して１つのデータにする。

ここで、図４に示す例では、偶数番目のデータＤ１（ＤＱ０）と奇数番目のデータＤ１（ＤＱ１）が合成されてライトデータＷＤ（ＷＤ０）が生成される。同様に、偶数番目のデータＤ１（ＤＱ２）と奇数番目のデータＤ１（ＤＱ３）とが合成されて次のライトデータＷＤ（ＷＤ１）が生成される。以下同様に、制御部１３に入力される対のデータＤ１（ＤＱ４，ＤＱ６，…及びＤＱ５，ＤＱ６，…）からライトデータＷＤ（ＷＤ２，ＷＤ３，…）が順次生成される。

ライトアドレス制御部２３においては、以上のライトデータ生成部２２におけるライトデータＷＤの生成と並行してライトアドレスＷＡの生成が行われる。ここで、ライトデータ生成部２２からライトイネーブル信号ＷＥが出力されると（「Ｈ」レベルになると）、ライトデータ生成部２２で生成されたライトデータＷＤを、ライトアドレス制御部２３で生成されたライトアドレスＷＡで指定されるリングメモリ１４のアドレスへ書き込む書込動作が開始される（時刻ｔ２４）。以上の書込動作は、ライトイネーブル信号ＷＥが「Ｈ」レベルである間は継続されるが、「Ｌ」レベルになると終了する（時刻ｔ２５）。

リングメモリ１４に一時的に記憶されたデータの読み出しは、上述した「３ビットモード」の場合と同じである。つまり、リングメモリ読み出し制御部１５からリードアドレスＲＡの出力が開始されると（時刻ｔ２６）、リングメモリ１４に一時的に記憶されたデータの読み出しが開始される（時刻ｔ２７）。そして、「３ビットモード」の場合と同様に、パターン発生装置１からは途切れ（ウェイトの発生）が生ずることなく１６チャンネル分のパターンデータＰＤが出力される。

以上の通り、本実施形態では、「３ビットモード」でパターンデータＰＤの発生に必要なデータ幅（６４ビット）を有するメモリ１１を設け、モード設定信号ＭＤが「６ビットモード」の場合には、１２８ビットのデータをメモリ１１の連続する２つのアドレスに記憶しておき、メモリ１１からのデータｄ１の読み出しを「３ビットモード」のときの読み出し速度の２倍で行い、メモリ１１の連続する２つのアドレスから読み出されたデータＤ１を合成してリングメモリ１４に書き込むべきライトデータＷＤを生成している。このため、メモリ１１を無駄なく有効活用することができ容量を低減することができ、コスト低減を図ることができる。

〔第２実施形態〕
図５は、本発明の第２実施形態によるパターン発生装置の要部構成を示すブロック図である。図５に示す通り、本実施形態のパターン発生装置２は、図１に示すパターン発生装置１が備える制御部１３に代えて制御部３０を設けるとともに、スキャンメモリ１６及びスキャンメモリ読み出し制御部１７を追加した構成であり、異なる２種類のパターン（パターンデータＰＤ及びスキャンパターンデータＳＰＤ）を発生する。

制御部３０は、図１に示す制御部１３が備えるメモリ制御部２１に代えてメモリ制御部３１を設けるとともに、ライトデータ生成部３２、ライトアドレス制御部３３、及び差分演算部３４を追加した構成であり、メモリ１１からのデータの読み出し制御及びリングメモリ１４へのデータの書き込み制御に加えて、スキャンメモリ１６へのデータの書き込み制御を行う。つまり、本実施形態のパターン発生装置２は、端的に言うと、図１に示すパターンデータＰＤを発生するパターン発生装置１と、パターン発生装置１と同様の構成であってスキャンパターンデータＳＰＤを発生するパターン発生装置とを並列に設け、これら２つのパターン発生装置でメモリ１１、データ変換部１２、及びメモリ制御部２１を共有した構成である。尚、パターンデータＰＤに係るデータとスキャンパターンデータＳＰＤに係るデータとはメモリ１１の異なる領域にそれぞれ記憶される。

メモリ制御部３１は、図１に示すリードサイクル変換部２１ａに加えてアクセスアービター３１ａを備えており、図１に示したメモリ制御部２１と同様にメモリ１１からの読み出し制御を行うとともに、リングメモリ１４に対する書き込み動作とスキャンメモリ１６に対する書き込み動作との排他制御を行う。つまり、アクセスアービター３１ａが、ライトデータ生成部２２、ライトアドレス制御部２３、及び差分演算部２４からなる書き込み制御部３０ａを選択する選択信号Ｓ１と、ライトデータ生成部３２、ライトアドレス制御部３３、及び差分演算部３４からなる書き込み制御部３０ｂを選択する選択信号Ｓ２との何れか一方を出力することにより、リングメモリ１４に対する書き込み動作を書き込み制御部３０ａに行わせ、又はスキャンメモリ１６に対する書き込み動作を書き込み制御部３０ｂに行わせる制御を行う。

上記の排他制御を行うのは、パターンデータＰＤを発生するパターン発生装置とスキャンパターンデータＳＰＤを発生するパターン発生装置とでメモリ１１を共用しているからである。尚、メモリ制御部３１は、ライトデータ生成部２２及びライトアドレス制御部２３のみならず、ライトデータ生成部３２及びライトアドレス制御部３３にもレイテンシ情報ＬＴを出力する。また、メモリ制御部３１には、差分演算部２４からのフル検出信号ＦＳに加えて差分演算部３４からのフル検出信号ＳＦＳが入力されており、フル検出信号ＦＳ又はフル検出信号ＳＦＳが出力されている場合には、制御信号Ｃ１の出力は行わない。

ライトデータ生成部３２は、データ変換部１２からのデータＤ１を用いてスキャンメモリ１６に書き込むべきライトデータＳＷＤを生成するとともに、メモリ制御部２１からのレイテンシ情報ＬＴに基づいてライトイネーブル信号ＳＷＥを生成する。このライトデータ生成部３２は、ライトデータ生成部２２と同様に、モード設定信号ＭＤが「６ビットモード」である場合には、連続する２つのデータＤ１を合成してスキャンメモリ１６に書き込むべきライトデータＳＷＤを１つ作成する。ライトアドレス制御部２３は、差分演算部３４から出力されるインクリメント命令ＳＩＣを参照しつつ、ライトデータＳＷＤをスキャンメモリ１６に書き込むためのライトアドレスＳＷＡを生成する。

差分演算部２４は、スキャンメモリ読み出し制御部１７から出力される読み出しアドレスＳＲＡとライトアドレス制御部３３から出力されるライトアドレスＳＷＡとの差分を求め、この差分が所定の閾値に達した場合に、その旨を示すフル検出信号ＳＦＳを出力する。また、上記の差分が上記の閾値に達していない場合には、ライトアドレスＳＷＡをインクリメントさせるインクリメント命令ＳＩＣを出力する。尚、差分演算部２４はリングメモリ１４にアンダーフローが生じた旨を示すアンダーフロー信号ＵＦを出力し、差分演算部３４はスキャンメモリ１６にアンダーフローが生じた旨を示すアンダーフロー信号ＳＵＦを出力する。

スキャンメモリ１６は、メモリ１１から読み出されたデータを用いて生成されたデータSＷＤを一時的に記憶するメモリであり、メモリ１１よりも高速にデータの書き込み及び読み出しが可能なメモリ（具体的には、ＳＲＡＭ）が用いられる。このスキャンメモリ１６は、スキャンパターンデータＳＰＤの途切れ（ウェイトの発生）を防止するために設けられ、リングメモリ１４と同様にデータ幅はメモリ１１のデータ幅の２倍の１２８ビットであって、容量は２キロワード程度である。つまり、スキャンメモリ１６からは、１６チャンネル分のスキャンパターンデータＳＰＤを一時に読み出すことが可能である。スキャンメモリ読み出し制御部１７は、リードアドレスＳＲＡを出力して、スキャンメモリ１６に一時的に記憶されたデータの読み出し制御を行う。スキャンメモリ１６から読み出されたデータはスキャンパターンデータＳＰＤとして出力される。

上記構成において、パターンデータＰＤを発生させる場合には、メモリ制御部３１が備えるアクセスアービターから選択信号Ｓ１が出力される。そして、メモリ制御部３１の制御の下でメモリ１１からの読み出しが行われ、書き込み制御部３０ａによってリングメモリ１４に対する書き込み制御が行われるとともに、リングメモリ読み出し制御部１５によってリングメモリ１４からの読み出し制御が行われる。リングメモリ１４から読み出されたデータはパターンデータＰＤとして出力される。尚、モード設定信号ＭＤが「３ビットモード」である場合には第１実施形態で説明した「３ビットモード」時の動作と同様の動作が行われ、「６ビットモード」である場合には第１実施形態で説明した「６ビットモード」時の動作と同様の動作が行われる。

これに対し、スキャンパターンデータＳＰＤを発生させる場合には、メモリ制御部３１が備えるアクセスアービターから選択信号Ｓ２が出力される。そして、メモリ制御部３１の制御の下でメモリ１１からの読み出しが行われ、書き込み制御部３０ｂによってスキャンメモリ１６に対する書き込み制御が行われるとともに、スキャンメモリ読み出し制御部１７によってスキャンメモリ１６からの読み出し制御が行われる。スキャンメモリ１６から読み出されたデータはスキャンパターンデータＳＰＤとして出力される。尚、スキャンパターンデータＳＰＤを発生させる場合においても、モード設定信号ＭＤが「３ビットモード」である場合には第１実施形態で説明した「３ビットモード」時の動作と同様の動作が行われ、「６ビットモード」である場合には第１実施形態で説明した「６ビットモード」時の動作と同様の動作が行われる。

以上の通り、本実施形態では、パターンデータＰＤを発生するパターン発生装置と、スキャンパターンデータＳＰＤを発生するパターン発生装置とを並列に設け、これら２つのパターン発生装置でメモリ１１、データ変換部１２、及びメモリ制御部２１を共有しているため、各々のパターン発生装置毎にメモリを設ける必要が無く、メモリ数を低減することができる。また、本実施形態においても、第１実施形態と同様に、「３ビットモード」でパターンデータＰＤの発生に必要なデータ幅（６４ビット）を有するメモリ１１を設け、モード設定信号ＭＤが「６ビットモード」の場合には、１２８ビットのデータをメモリ１１の連続する２つのアドレスに記憶しておき、メモリ１１からのデータｄ１の読み出しを「３ビットモード」のときの読み出し速度の２倍で行い、メモリ１１の連続する２つのアドレスから読み出されたデータＤ１を合成してリングメモリ１４又はスキャンメモリ１６に書き込むべきライトデータＷＤ又はライトデータＳＷＤを生成している。このため、メモリ１１を無駄なく有効活用することができ容量を低減することができ、コスト低減を図ることができる。尚、図５では、２つのパターン発生装置でメモリ１１を共有する構成を例に挙げて説明したが、３つ以上のパターン発生装置でメモリ１１を供給しても良い。

以上説明したパターン発生装置１，２は、例えばＤＵＴに試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う半導体試験装置に設けるのが好適である。パターン発生装置１，２から出力されるパターンデータＰＤを用いて上記の試験信号や上記の期待値を生成することができる。

以上、本発明の実施形態によるパターン発生装置及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、パターンデータＰＤ又はスキャンパターンデータＳＰＤを発生するパターン発生装置について説明したが、本発明のパターン発生装置は、これらのパターンを発生するものに限られず、任意のパターンを発生するパターン発生装置に適用することができる。

また、上記実施形態では、パターンデータＰＤのパターン長が３ビットである「３ビットモード」と、パターンデータＰＤのパターン長が６ビットである「６ビットモード」との切り替えが可能なパターン発生装置を例に挙げて説明したが、本発明はこの２つのモードの切り替えに制限される訳ではなく他の複数のモードの切り替えが可能なパターン発生装置にも適用可能である。具体的には、パターン長がｋビット（ｋは２以上の整数）である場合を基本モードとすると、この基本モードとパターン長がｋ×２^ｎビット（ｎは１以上の整数）である２^ｎ倍モードとの切り替えが可能である。

２^ｎ倍モードでパターンデータＰＤを発生させる場合には、まず基本モードでパターンデータＰＤの発生に必要なデータ幅を有するメモリ１１を用いる。そして、メモリ１１からの読み出しを基本モードにおける読み出し速度の２^ｎ倍で行い、メモリ１１から読み出された連続する２^ｎ個のデータｄ１（Ｄ１）を用いてリングメモリ１１等に記憶させるライトデータを生成する。

本発明の第１実施形態によるパターン発生装置の要部構成を示すブロック図である。 本発明の第１実施形態によるパターン発生装置１が備えるメモリ１１の使用例を示す図である。 本発明の第１実施形態によるパターン発生装置１の「３ビットモード」における動作を説明するためのタイミングチャートである。 本発明の第１実施形態によるパターン発生装置１の「６ビットモード」における動作を説明するためのタイミングチャートである。 本発明の第２実施形態によるパターン発生装置の要部構成を示すブロック図である。 従来のパターン発生装置の要部構成を示すブロック図である。 従来のパターン発生装置１００の動作を説明するためのタイミングチャートである。 従来のパターン発生装置１００が備えるメモリ１０１の使用例を示す図である。

符号の説明

１，２ パターン発生装置
１１ メモリ
１４ リングメモリ
２１ メモリ制御部
２２ ライトデータ生成部
ＰＤ パターンデータ
ＳＰＤ スキャンパターンデータ

Claims (6)

1. パターン発生命令を記憶する第１記憶部と、当該第１記憶部よりも高速であって当該第１記憶部から読み出されたパターン発生命令を一時的に記憶する第２記憶部とを備え、当該第２記憶部から読み出されたパターン発生命令に従ってパターン長の切り替えが可能な所定のパターンを発生するパターン発生装置において、
   前記第１記憶部は、パターン長がｋビット（ｋは２以上の整数）である基本モードで前記パターンの発生に必要なデータ幅を有しており、
   パターン長がｋ×２^ｎビット（ｎは１以上の整数）である２^ｎ倍モードで前記パターンを発生させる場合に、前記第１記憶部からの読み出しを前記基本モードにおける読み出し速度の２^ｎ倍で行う読出制御部と、
   前記第１記憶部から読み出された連続する２^ｎ個のパターン発生命令を用いて前記第２記憶部に記憶させるパターン発生命令を生成する生成部と
   を備えることを特徴とするパターン発生装置。
2. 前記第２記憶部は、複数チャンネル分のパターン発生命令の読み出しを一時に行うことが可能なリングメモリであることを特徴とする請求項１記載のパターン発生装置。
3. 前記第１記憶部のデータ幅は、前記複数チャンネル全てについてパターン長がｋビットであるパターンを発生させることが可能なデータ幅であることを特徴とする請求項２記載のパターン発生装置。
4. 前記第１記憶部は、前記２^ｎ倍モードで前記パターンを発生させる場合には、前記リングメモリから一時に読み出されるパターン発生命令を、連続する２^ｎ個のアドレスに亘って記憶することを特徴とする請求項２又は請求項３記載のパターン発生装置。
5. 所定のパターンを複数種類発生するパターン発生装置において、
   請求項１から請求項４の何れか一項に記載のパターン発生装置を複数備えており、
   当該パターン発生装置のうちの何れか１つのパターン発生装置が備える前記第１記憶部及び前記読出制御部を、当該パターン発生装置のうちの他のパターン発生装置で共有することを特徴とするパターン発生装置。
6. 半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較して前記半導体デバイスの試験を行う半導体試験装置において、
   前記所定のパターンを、前記試験信号を生成する試験パターン及び前記期待値を生成する期待パターンの少なくとも一方として発生する請求項１から請求項５の何れか一項に記載のパターン発生装置を備えることを特徴とする半導体試験装置。

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