JP2013051019A - 半導体装置及びそのテスト方法 - Google Patents

Abstract

【課題】ディスターブ試験時のノイズを低減しサイクル高速化を実現する技術を提供する。
【解決手段】本発明による半導体装置は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える。
【選択図】図２

Description

本発明は、ピーク電流の低減を図りつつ、半導体装置のテストをより高速に行うための構成に関する。

従来、ＤＲＡＭ（ダイナミックＲＡＭ）などの半導体装置においては、試験対象とするメモリセルが所定の期間にわたりデータを確実に保持できるかを検査し、ディスターブ耐性を調べるためのディスターブテストが行われている。

ディスターブテストでは、隣接するワード線を選択してＨｉ−Ｌｏを所定回数繰り返すことで、注目するメモリセルに接続するワード線のデータが正確に保持されているかどうかが調べられる。例えば、クロック信号に同期してワード線ディスターブが実施される場合がある。

そのような中、近年の半導体の小型化・高集積化とともに、コスト削減の観点からテスト時間を削減する必要性が高まっている。半導体メモリのテスト工程にてディスターブテストを実施する際、ＡＣＴ−ＰＲＥコマンドでのディスターブのサイクル高速化及び回数増加により電流削減やノイズの低減を図ることができれば、テスト時間の削減が可能となる。

特許文献１は、ディスターブテストなどの特定動作モードを高速で実行することのできる半導体記憶装置を提供するため、特定動作モード時に活性化されてクロック信号を連続的に発生するクロック発生手段を半導体装置内に設けて、このクロック信号をワード線選択動作活性化信号として利用する技術を開示する。

このような半導体記憶装置においては、通常すべてのバンクが同時に選択されて、ワード線ＷＬを活性化させる構成が採用されている。例えば、図５に示す従来の構成では、テスト回路用アドレス信号ＣＩＡ＜１３＞が、Ａ１３制御テスト信号ＴＸ４ＤＱにより制御されているが、４つに分割されたメモリセルアレイの各バンクのワード線ＷＬ活性化には使用されていない。

特開平８−２２７５９８号公報

ワード線ＷＬのディスターブテストを行なう際に、全バンクが同時に選択されてしまうと、大きな電流が流れてノイズが発生し、試験時のディスターブサイクルを短くすることができないという問題があった。

また、ＡＣＴ−ＰＲＥコマンドを複数回繰り返すことにより、ディスターブテスト時の当該ワード線のディスターブ時間や回数を制御しているが、ディスターブサイクル（ｔＲＣ）を短くすると、動作時のピーク電流増加に伴いノイズ量が大きくなる。その結果、ｔＲＣ短縮には限界があり、ディスターブテストの高速化を企図する上での困難な課題があった。

本発明者らは、上記従来技術の欠点を解消して高速なディスターブテストを実施することを目的として鋭意研究を重ねた結果、バンク毎にワード線を別々に活性化させることでディスターブテスト時のピーク電流低減を図り、ノイズ量を低減できることを発見し、また、斯くしてディスターブサイクルの高速化及びテスト時間の削減ができることを明らかにして、この知見に基づく発明を完成するに至った。

本発明は、アドレス信号に応じてバンク毎に選択可能な回路を設けることで、動作ピーク電流の低減によるノイズ量の低減が可能な技術を提供することを目的とする。

上述の課題に鑑み、本発明の一態様は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える半導体装置に関する。

本発明によれば、ディスターブ試験時のピーク電流低減によりノイズ量を低減できる。また、回路論理、信号線も特に大きな増加無く実現可能である。

さらに、本発明によれば、ディスターブサイクル高速化によるテスト時間削減を図ることができる。

本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。

本発明の実施形態による半導体装置の概略図を示す図である。 本発明の実施形態によるロウ周辺回路の構成を示す図である。 本発明の実施形態による半導体装置において、その動作の一例を示す動作波形図である。 本発明の実施形態による半導体装置において、その動作の一例を示す動作波形図である。 従来のロウ周辺回路の構成を示す図である。

以下、本発明の好ましい実施形態に従う半導体記憶装置及びそのテスト方法について、添付図面を参照しつつ詳しく説明する。但し、以下に説明する実施形態によって本発明の技術的範囲は何ら限定解釈されることはない。

図１は、本発明の実施形態による半導体装置の概略図である。同図に示すように、半導体装置１０は、クロック発生回路１１、コマンド・アドレス（Ｃ／Ａ）デコーダ１２、モードレジスタ及びテストモードレジスタ（ＭＲＳ／ＴＭＲＳ）１３、制御回路１４、メモリセルアレイ１５、ロウ周辺回路１６、センスアンプ（ＳＡ）１７、カラム周辺回路１８、及びデータ入出力部１９を備えている。また、半導体装置１０は、複数のクロック端子（ＣＫ，／ＣＫ，ＣＫＥ）、複数の制御信号端子（／ＣＳ，ＣＡ０〜ＣＡ９）及び複数のデータ端子（ＤＱ０〜ＤＱｎ）を有している。

クロック発生回路１１は、クロック端子を介して外部から供給されるクロック信号ＣＫ及び／ＣＫと、クロックイネーブル信号ＣＫＥとに応じて、半導体装置１０内の各回路において用いられる内部クロック信号ＩＣＫを発生する。

Ｃ／Ａデコーダ１２は、制御信号端子を介して外部から供給されるチップセレクト信号／ＣＳ及びコマンド・アドレス信号ＣＡ０〜ＣＡ９（以下の説明において、これらの信号をまとめて制御信号と呼ぶ場合あり）を受け取り、各種内部制御信号を発生する。各種内部制御信号には、アクティブコマンドＡＣＴ、リード／ライトコマンドＲ／Ｗ、プリチャージコマンドＰＲＥ、オートリフレッシュコマンドＲＥＦ、モードレジスタセットコマンドＭＲＳ及び内部アドレス信号ＲＸＡＢ（内部行アドレス信号、内部列アドレス信号）などが含まれる。

ＭＲＳ／ＴＭＲＳ１３は、Ｃ／Ａデコーダ１２から供給されるモードレジスタセットコマンドＭＲＳに応じて、動作モード信号ＭＳ及びテストモード信号ＴＭを発生する。なお、ＭＲＳ／ＴＭＲＳ１３により生成される信号は、テスト信号を生成するものであり、当該テスト信号の役割はセット／リセット機能を有し、図中のロウ周辺回路のＰＲＥＤＥＣ（プリデコーダ）内にて、ワード線ＷＬの選択制御に利用される。

制御回路１４は、Ｃ／Ａデコーダ１２から供給される内部制御信号ＡＣＴ、Ｒ／Ｗ、ＰＲＥ、あるいはＲＥＦ、及びＭＲＳ／ＴＭＲＳ１３から供給される動作モード信号ＭＳを受け取り、行動作制御信号／ＲＡＳ及び列動作制御信号／ＣＡＳを発生する。

メモリセルアレイ１５は、複数のワード線ＷＬと複数のビット線ＢＬと、ワード線とビット線との交点にそれぞれ対応するように配置された複数のメモリセルＭＣとを含む。図１では、一本のワード線と一本のビット線、及びこれらの交点に対応して配置される１個のメモリセルを示している。本実施形態において、メモリセルアレイ１５は例示的に４つのバンクに分割されている。また、メモリセルアレイ１５に含まれるワード線ＷＬの選択は、内部行アドレス信号ＲＸＡＢに基づき行われる。

ロウ周辺回路１６は、行制御回路とプリデコーダを備え、各種入力信号に応じて、任意のワード線を選択する。具体的には、ロウ周辺回路１６内の行制御回路は、Ａ１３制御テスト信号ＴＸ４ＤＱ、テスト回路用アドレス信号ＣＩＡ＜１３＞、及びディスターブ試験用テスト信号ＴＰＣＢＨに応じて、テストモード信号ＴＭＵＬＷＯＲを任意のプリデコーダ１６６ａ〜ｄに供給する。プリデコーダ１６６ａ〜ｄは、テスト回路用アドレス信号ＣＩＡ＜１３＞に応じて、複数のワード線ＷＬのうちの内部行アドレス信号ＲＸＡＢで指定されたワード線ＷＬを選択し、制御する。

センスアンプ１７は、それぞれ対応するビット線に接続された複数のセンスアンプ回路（図示せず）を含む。複数のセンスアンプ回路は、制御回路１４から供給される行動作制御信号／ＲＡＳに応じて、活性状態又は非活性状態に制御される。通常動作時において、複数のセンスアンプ回路は、各々が接続されているビット線に接続されているメモリセルに接続されたワード線が活性化されたときに活性化される。そして、活性状態のセンスアンプ回路は、対応するビット線上にメモリセルＭＣから読み出されたデータを増幅する。

カラム周辺回路１８は列制御回路とカラムデコーダを備え、各種入力信号に応じて、センスアンプ１７とデータ入出力部１９を任意に接続する。より詳細には、カラム周辺回路１８内の列制御回路は、内部アドレス信号ＲＸＡＢ及び列動作制御信号／ＣＡＳを受け取り、列アドレスＲＸＡＢを含むロウデコーダ制御信号をカラムデコーダ（図示せず）に供給する。カラムデコーダは、ロウデコーダ制御信号に応じて、複数のセンスアンプ回路のうちのＲＸＡＢで指定されたセンスアンプ回路とデータ入出力部１９とを選択的に接続する。

データ入出力部１９は、データ端子ＤＱを介して、センスアンプ回路から供給されるリードデータを外部に出力する。また、データ入出力部１９は、データ端子ＤＱを介して外部から供給されるライトデータをカラム周辺回路１８、センスアンプ１７を介してメモリセルアレイ１５に供給する。

なお、上記構成では、Ｃ／Ａデコーダ１２にコマンド・アドレス信号ＣＡ０〜ＣＡ９が入力される構成としたが、コマンド信号（／ＣＳ含む）が入力されるコマンド端子に接続されるコマンドデコーダと、アドレス信号が入力されるアドレス端子に接続されるアドレスバッファとを設けるようにしてもよい。その場合、コマンドデコーダは、コマンド端子を介して供給されるコマンド信号に応じて、各種内部制御信号を発生し、アドレスバッファは、アドレス端子を介して供給されるアドレス信号に応じて、内部アドレス信号を発生する。

次に、図２を参照して、本発明の実施形態におけるロウ周辺回路１６の内部構造について詳細に説明する。

ロウ周辺回路１６は、Ｘアドレスバッファ回路１６１と、各種ゲート回路１６２、１６３、１６４、１６５と、プリデコーダ１６６ａ〜ｄとを含む。ロウ周辺回路１６は、各種入力信号に応じてバンク毎に任意のワード線を選択できるように構成されている。また、図示していないが、ＭＲＳ／ＴＭＲＳ１３からの信号は、ロウ周辺回路１６の各プリデコーダ１６６ａ〜ｄ内にてワード線ＷＬの選択制御に利用される。

Ｘアドレスバッファ回路１６１は、Ｃ／Ａデコーダ１２からの内部行アドレス信号ＲＸＡＢを一時的に保持し、所定のタイミングで保持した内部行アドレス信号ＲＸＡＢをプリデコーダ１６６ａ〜ｄへ出力する。

各種ゲート回路１６２、１６３、１６４、１６５は、その組み合わせによりテスト回路用アドレス信号ＣＩＡ＜１３＞などの入力信号に応じて、プリデコーダ１６６ａ〜ｄに対応するテストモード信号ＴＭＵＬＷＯＲ、Ａ、Ｂ、Ｃ、Ｄを出力する。詳細には、論理ゲート１６２は、Ａ１３制御テスト信号ＴＸ４ＤＱによりイネーブル状態となり、テスト回路用アドレス信号ＣＩＡ＜１３＞の入力値（ハイレベル／ローレベル）に対応するテスト信号ＴＣＩＡ＜１３＞を生成し、出力する。論理ゲート１６３もまた、Ａ１３制御テスト信号ＴＸ４ＤＱによりイネーブル状態となり、テスト回路用アドレス信号ＣＩＡ＜１３＞の入力値（ハイレベル／ローレベル）に応じたテスト信号ＴＣＩＡＢ＜１３＞を生成し、出力する。テスト回路用アドレス信号ＣＩＡ＜１３＞がハイレベルに立ち上がると、それに応じてテスト信号ＴＣＩＡ＜１３＞は一定の遅延時間を持ってハイレベルに立ち上がる。一方、テスト信号ＴＣＩＡＢ＜１３＞は一定の遅延時間を持ってローレベルとなる。ＡＮＤゲート１６４は、論理ゲート１６２の出力をテスト信号ＴＣＩＡ＜１３＞として又は論理ゲート１６３の出力をテスト信号ＴＣＩＡＢ＜１３＞として受ける。ＡＮＤゲート１６４は、ディスターブ試験用テスト信号ＴＰＣＢＨが活性レベルのときイネーブル状態となり、テスト信号ＴＣＩＡ＜１３＞又はテスト信号ＴＣＩＡＢ＜１３＞に応じたハイレベル／ローレベルの出力レベルに遷移する。そして、２段の縦続接続されたインバータ１６５は、信号タイミングの調整と各信号の論理反転を行い、対応するプリデコーダ１６６ａ〜ｄに出力する。

プリデコーダ１６６ａ〜ｄは、セットＳＥＴ、内部行アドレス信号ＲＸＡＢを受け、さらにインバータ１６５が出力するテストモード信号ＴＭＵＬＷＯＲをリセット入力Ｒに受けることで、複数のワード線のうちの内部行アドレス信号ＲＸＡＢで指定されたワード線ＷＬを選択し、制御する。

本発明の実施形態によるロウ周辺回路１６において、ワード線制御信号をＣＬＫ同期化してディスターブワード線のセット、リセットを実施させることに加え、図２に示すようにテスト信号ＴＣＩＡ＜１３＞とその逆相テスト信号ＴＣＩＡＢ＜１３＞信号により、ワード線のバンク別制御を可能とする。

以下、図１及び図２に示す半導体装置１０のロウ周辺回路１６の動作について、図３及び図４を参照しつつ説明する。

図３は、ディスターブテスト時における各信号のタイミング図である。図３に示すように、テスト回路用アドレス信号ＣＩＡ＜１３＞がハイレベルになると、ゲート回路１６２の出力信号が一定の遅延時間を持ってハイレベルに立ち上がり、ハイレベルのテスト信号ＴＣＩＡ＜１３＞が出力される。応じて、このテスト信号ＴＣＩＡ＜１３＞とハイレベルのディスターブ試験用テスト信号ＴＰＣＢＨを受けるＡＮＤゲート１６４の出力信号はハイレベルに立ち上がる。２段の縦続接続されたインバータ１６５は、ＡＮＤゲート１６４からの出力信号を受け、プリデコーダ１６６ａ、１６６ｃにテストモード信号ＴＭＵＬＷＯＲ、Ａ、Ｃを出力する。これを受けて、バンクＡ、Ｃのワード線ＷＬＡ、ＷＬＣは、内部行アドレス信号ＲＸＡＢに基づきハイレベルに選択される。

また、バンクＢ、Ｄについては、まず、テスト回路用アドレス信号ＣＩＡ＜１３＞がハイレベルになると、このハイレベルへの立ち上がりに応答して、ゲート回路１６３の出力信号が一定の遅延時間を持ってローレベルとなり、ローレベルのテスト信号ＴＣＩＡＢ＜１３＞がバンクＢ、Ｄワード線制御用のＡＮＤゲート１６４に出力される。その後、テスト回路用アドレス信号ＣＩＡ＜１３＞がローレベルになると、それに応じてテスト信号ＴＣＩＡＢ＜１３＞が一定の遅延時間を持ってハイレベルに立ち上がる。その結果、バンクＢ、Ｄのワード線ＷＬＢ、ＷＬＤは、内部行アドレス信号ＲＸＡＢに基づきハイレベルに選択される。

図４は、本実施形態によるバンク別制御の動作について説明するための図である。図４から明らかなように、バンクＡ、Ｃ、及びバンクＢ、Ｄのディスターブワード線のセット、リセットをＡ１３信号相違いで制御し、動作ピーク電流を低減（及びノイズ低減）させることで、ディスターブサイクルの高速化及びテスト時間削減を可能とする。本実施形態では、ワード線ＷＬの制御周期が３０〜４０ｎｓでされている例を示す。バンクＡ、Ｃがハイレベルのときは、バンクＢ、Ｄはローレベルとなり、バンクＡ、Ｃがローレベルのときは、バンクＢ、Ｄはハイレベルになるように制御されている。

本実施形態によると、テスト動作のときに、バンク毎にワード線ＷＬのＨｉ／Ｌｏを逆相で動作させることで、ピーク電流を低減できる結果、ディスターブサイクルの高速化を図ることが可能となる。

このように、図２に示す本発明の実施形態ではテスト回路用Ａ１３アドレス信号ＴＣＩＡ＜１３＞の逆相ＴＣＩＡＢ＜１３＞信号を追加し、ディスターブ試験用テスト信号ＴＰＣＢＨを活性化させ、図３のようにテスト信号ＴＣＩＡ＜１３＞にてバンクＡ、Ｃのワード線ＷＬＡ、ＷＬＣ、テスト信号ＴＣＩＡＢ＜１３＞にてバンクＢ、Ｄのワード線ＷＬＢ、ＷＬＤを相違いで別々に制御させることを可能とする。

なお、上記実施形態においては、メモリセルアレイを４つのバンクに分割した例について説明したが、本発明はこれに限定されるものではない。例えば、８個や１６個などに分割されてもよいことは言うまでもなく、分割されたバンク毎に制御することができる。さらに、各バンクを別々タイミングで選択する構成にしてもよい。

以上の説明では、一例としてＤＲＡＭを想定したが、本発明はフラッシュメモリ、ＰＲＡＭ、ＲＲＲＡＭ、ＦｅＲＡＭなどのＤＲＡＭ以外の半導体記憶装置にも適用することができる。

１０ 半導体装置
１１ クロック発生回路
１２ Ｃ／Ａデコーダ
１３ ＭＲＳ／ＴＭＲＳ
１４ 制御回路
１５ メモリセルアレイ
１６ ロウ周辺回路
１７ センスアンプ
１８ カラム周辺回路
１９ データ入出力部
１６１ Ｘアドレスバッファ回路
１６２、１６３、１６４、１６５ 論理ゲート
１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ プリデコーダ

Claims (4)

1. ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、
   テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路と、を備えることを特徴とする半導体装置。
2. 前記ロウ周辺回路は、
   制御テスト信号、テスト回路用アドレス信号、及びディスターブ試験用テスト信号に応じて、テストモード信号を出力する行制御回路と、
   前記行制御回路から出力された前記テストモード信号を用いて、前記バンク毎に複数のワード線のうちの内部アドレス信号で指定されたワード線を選択し制御する複数のプリデコーダと、を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記ロウ周辺回路は、
   制御テスト信号とテスト回路用アドレス信号に応じて活性レベル又は非活性レベルの信号を出力する第１の論理ゲートと、
   活性レベルのディスターブ試験用テスト信号と前記第１の論理ゲートから出力される信号を受けて、テストモード信号を活性レベルと非活性レベルとで交互に遷移させる第２の論理ゲートと、
   前記第２の論理ゲートから出力されるテストモード信号が活性レベル又は非活性レベルのとき、内部アドレス信号に応じて、前記バンク毎にワード線を選択し制御する複数のプリデコーダと、を含むことを特徴とする請求項１に記載の半導体装置。
4. ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイを有する半導体装置のテスト方法であって、
   テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択することを特徴とする半導体装置のテスト方法。

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