JP4669089B2 - パターン発生器およびそれを用いたメモリの試験装置 - Google Patents

Description

本発明は、メモリの試験装置に使用されるパターン発生器に関する。

パーソナルコンピュータやワークステーションなどの電子計算機の主記憶装置として、マルチバンク構成を有するＤＲＡＭ（Dynamic Random Access Memory）が使用される。マルチバンク構成のＤＲＡＭは、各バンクのデータを順番に小さなレイテンシーで切れ目無く転送することにより高速なデータ転送が可能となっている。マルチバンク構成のＤＲＡＭにアクセスする場合、バンクを指定するバンクアドレスと、バンクごとに指定されるロウアドレス（行アドレス）をメモリに印加し、その後さらにカラムアドレス（列アドレス）を印加することにより、アクセス先のセルを特定し、読み出しや書き込みなどのデータアクセスを行う必要がある。

マルチバンク構成のメモリを試験する場合には、以下の状況が発生する。すなわち複数のバンクを順に切り換えながら、各バンクに対してロウアドレスを印加してメモリアクセスする。その後、最初のバンクに戻り、再度複数のバンクを切り換えながら、バンクごとに前回と同じロウアドレスを印加してメモリアクセスする。

試験装置においてロウアドレスはパターン発生器により生成されるが、同じロウアドレスを繰り返し生成するのは無駄である。

また、バースト転送に対応したメモリを試験する際に、あるバンクに対してバーストリード／バーストライトを実行中に、別のバンクにアクセスする必要があるが、この場合には、２つのロウアドレスが同時に必要となる。

そこで、パターン発生器にアドレスセーブロード回路を搭載する技術が提案されている。アドレスセーブロード回路は、各バンクに一度与えたロウアドレスを、メモリ（ロウアドレス用メモリという）にセーブし、次回同じバンクの同じロウアドレスにアクセスする際には、そのロウアドレスをロードして使用する。
特開２０００−１２３５９７号公報 国際公開第２００４／１１３９４１号パンフレット

アドレスセーブロード機能を有する試験装置を利用して、被試験メモリを試験する際に、ユーザは試験内容に応じたパターンプログラムをプログラミングする必要がある。ユーザは、アドレスセーブロード回路のロウアドレス用メモリに、ロウアドレスをセーブし、それからロウアドレスをロードする際に使用するアドレスを、被試験メモリに対するアドレスとは別に生成する必要がある。つまり被試験メモリに対するアクセスとは直接関係のないアドレスの発生を、パターンプログラムに記述しなければならないため、プログラミングが煩雑になるという問題がある。

本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、従来よりも簡素なパターンプログラムで制御可能なパターン発生器の提供にある。

本発明のある態様は、マルチバンク構成を有する被試験メモリを検査する試験装置に搭載されるパターン発生器に関する。パターン発生器は、被試験メモリのアクセス先を示すロウアドレスを生成するアドレス演算回路と、アドレス演算回路により生成されたロウアドレスをバンクごとに記憶するロウアドレス用メモリと、を備える。パターン発生器は、被試験メモリに印加するバンクアドレスを含み、プログラムにより生成されるメモリ制御信号を、ロウアドレス用メモリにロウアドレスを書き込む際のセーブアドレス、ならびにロウアドレス用メモリからロウアドレスを読み出す際のロードアドレスとして利用する。

この態様によると、バンクアドレスをロウアドレス用メモリにアクセスする際のアドレス信号として利用するため、パターンプログラムによってロウアドレス用メモリに対するアドレス信号の生成を記述する必要がなくなるため、プログラミングを簡素化でき、試験装置のユーザの負担を軽減できる。

ある態様のパターン発生器は、メモリにアクセスする際のバースト長を設定するための制御信号であって、プログラムにより生成される制御信号を受け、バースト長に応じた期間、ロウアドレス用メモリから読み出したロウアドレスを保持する出力保持回路をさらに備えてもよい。

この態様によれば、バースト転送の開始時に、ロード命令によってロウアドレス用メモリからロウアドレスを読み出せば、その後は出力保持回路によって必要なサイクル分、ロウアドレスが保持されるため、パターンプログラムにサイクルごとにロード命令を記述する必要がなくなるため、さらにプログラミングの負担を軽減できる。

アドレス演算回路は、ロウアドレスに加えて、ロウアドレス用メモリに対するセーブアドレスおよびロードアドレスを生成可能に構成されてもよい。パターン発生器は、メモリ制御信号とアドレス演算回路によって生成されるセーブアドレスのいずれかを選択して、ロウアドレス用メモリにロウアドレスを書き込む際のアドレスとして出力するライトアドレス設定部と、メモリ制御信号とアドレス演算回路によって生成されるロードアドレスのいずれかを選択して、ロウアドレス用メモリからロウアドレスを読み出す際のアドレスとして出力するリードアドレス設定部と、をさらに備えてもよい。

パターン発生器は、アドレス演算回路によって生成されるロウアドレスと、プログラムに応じて生成されるロウアドレスのいずれかを選択して、ロウアドレス用メモリに書き込むべきデータ信号として出力するデータ設定部をさらに備えてもよい。

パターン発生器は、ロウアドレス用メモリから読み出したロウアドレスとアドレス演算回路により生成されるロウアドレスのいずれかを選択する出力選択回路をさらに備えてもよい。

本発明の別の態様は、メモリの試験装置である。この装置は、上述のいずれかのパターン発生器を備える。
この試験装置によれば、ユーザがパターンプログラムをプログラミングする際の負担を軽減できる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置、プログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、パターン発生器を従来よりも簡素なパターンプログラムで制御できる。

実施の形態に係る試験装置の全体構成を示すブロック図である。 アドレスセーブロード回路を有するパターン発生器の構成の一部を示すブロック図である。

符号の説明

１００…試験装置、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、２００…ＤＵＴ、２…アドレスセーブロード回路、１０…アドレス演算回路、１２…ロウアドレス用メモリ、１４…データ設定回路、１６…ライトアドレス設定回路、１８…リードアドレス設定回路、２０…出力選択回路、２２…出力保持回路。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。試験装置１００は、ＤＵＴ２００の良否を判定し、あるいは不良箇所を特定する機能を有する。以下の説明では、ＤＵＴ２００はマルチバンク構成を有するメモリ（ＲＡＭ）であり、さらにバースト転送機能を有しているものとする。

試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレス信号ＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレス信号ＡＤＲＳ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＵＴ２００に供給する。

また、パターン発生器１０４は、ＤＵＴ２００がアドレス信号ＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。

コンパレータ１１０は、ＤＵＴ２００からアドレス信号ＡＤＲＳに対応するセルのデータＤｏを読み出し、論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＵＴ２００の良否を判定する。

ＤＵＴ２００であるマルチバンク構成のＤＲＡＭに対するアクセスについて説明する。マルチバンク構成のＤＲＡＭにアクセスする場合、バンクを指定するバンクアドレスＢＡと、バンクごとに指定されるロウアドレス（行アドレス）をメモリに印加し、その後さらにカラムアドレス（列アドレス）を印加することにより、アクセス先のセルを特定してデータアクセスが行われる。

試験装置１００によってこのようなマルチバンク構成のＤＲＡＭを試験する際に、以下の処理を実行する場合がある。
１． 複数のバンクを順に切り換えながら、バンクごとのロウアドレスを印加してメモリアクセスする。
２． いずれかのバンクに戻り、そのバンクの、前回と同じロウアドレスを印加してメモリアクセスする。

ロウアドレスはパターン発生器１０４により生成されるが、同じロウアドレスを繰り返し生成するのは無駄である。また、バースト転送に対応したメモリを試験する際に、あるバンクに対してバーストリード／バーストライトを実行中に、別のバンクにアクセスする必要があるが、この場合には、２つのロウアドレスが同時に必要となる。そこで、パターン発生器１０４には、一旦発生したロウアドレスをセーブ・ロード可能なアドレスセーブロード回路が実装される。以下、実施の形態に係るアドレスセーブロード回路の構成について詳細に説明する。

アドレスセーブロード回路２は、各バンクに一度与えたロウアドレスを、メモリ（ロウアドレス用メモリという）にセーブし、次回同じバンクの同じロウアドレスにアクセスする際には、そのロウアドレスをロードする機能を有する。試験装置１００は、アドレスセーブロード回路２によってロードされたロードアドレスを利用して、ＤＵＴ２００にアクセスする。

図２は、アドレスセーブロード回路２を有するパターン発生器１０４の構成の一部を示すブロック図である。パターン発生器１０４は、アドレス演算回路１０およびアドレスセーブロード回路２を備える。また同図には、試験を制御するためのパターンプログラムによって生成される命令、制御信号が示される。

アドレス演算回路１０は、パターンプログラムに応じた制御信号Ｓ１に従って、ＤＵＴ２００であるメモリのアクセス先を示すアドレス信号を生成する。アドレス信号は、後述する出力選択回路２０および出力保持回路２２を介してＤＵＴ２００に印加され、あるいは一旦アドレスセーブロード回路２において保持された後に、ＤＵＴ２００に印加される。

アドレス演算回路１０は、主としてＤＵＴ２００に対するロウアドレスＡＤＲＳ＿ＲＯＷ、カラムアドレスＡＤＲＳ＿ＣＯＬを発生する機能を備える。また後述するロウアドレス用メモリ１２に対するリードアドレスａｄｒｓ＿ｒ、ライトアドレスａｄｒｓ＿ｗも生成する。以下、これらの信号を総称して単にアドレス信号ともいう。

なお試験装置１００において、ＤＵＴ２００のバンクを指定するバンクアドレスＢＡは、アドレス演算回路１０により生成されるのではなく、パターンプログラムによる制御信号（以下、メモリ制御信号ＭＣＮＴという）として生成される点に留意されたい。

またパターンプログラムによって生成される各種命令、制御信号は、プログラムの１サイクルごとに生成する必要があり、それ自体に持続性がないことにも併せて留意されたい。つまり、パターンプログラムによってあるサイクルにおいてある命令やある制御信号を発生した場合に、次のサイクルではその命令や制御信号は無効である。ある制御信号に同じ値を続けて保持したい場合、連続するサイクルで同じコードをプログラミングする必要がある。

アドレスセーブロード回路２は、ロウアドレス用メモリ１２、データ設定回路１４、ライトアドレス設定回路１６、リードアドレス設定回路１８、出力選択回路２０、出力保持回路２２を備える。

ロウアドレス用メモリ１２は、アドレス演算回路１０により生成されたロウアドレスＡＤＲＳ＿ＲＯＷを、ＤＵＴ２００のバンクごとに記憶する。たとえばＤＵＴ２００が４バンク構成の場合、第１バンクＢＡＮＫ１〜第４バンクＢＡＮＫ４それぞれのロウアドレスＡＤＲＳ＿ＲＯＷ１〜ＡＤＲＳ＿ＲＯＷ４は、ロウアドレス用メモリ１２の第１アドレス＃１〜第４アドレス＃４に格納される。

ロウアドレス用メモリ１２は一般的な構成を有しており、ライトデータ端子ＷＤ、ライトアドレス端子ＷＡ、ライトイネーブル端子ＷＥ、リードデータ端子ＲＤ、リードアドレス端子ＲＡを備える。

データ設定回路１４は、ロウアドレス用メモリ１２のライトデータ端子ＷＤに与えるデータ信号ｗｄを設定する。具体的にはデータ設定回路１４は、アドレス演算回路１０により生成されるロウアドレスＡＤＲＳ＿ＲＯＷを受け、これをライトデータｗｄとしてライトデータ端子ＷＤへと出力する。

またデータ設定回路１４にはパターンプログラムによって生成されるロウアドレスａｄｒｓ＿ｒｏｗ＿ｐｒｏｇも入力されている。データ設定回路１４は、アドレス演算回路１０により生成されるロウアドレスＡＤＲＳ＿ＲＯＷに代えて、パターンプログラムにより生成されるロウアドレスａｄｒｓ＿ｒｏｗ＿ｐｒｏｇを選択して、ロウアドレス用メモリ１２のライトデータ端子ＷＤへと出力することもできる。

上述のように、ＤＵＴ２００のバンクを指定するバンクアドレスＢＡは、パターンプログラムによってメモリ制御信号ＭＣＮＴとして生成され、このバンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴは、ライトアドレス設定回路１６、リードアドレス設定回路１８へと入力される。

ライトアドレス設定回路１６は、ロウアドレス用メモリ１２にロウアドレスＡＤＲＳ＿ＲＯＷをセーブする際に、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを受け、ロウアドレス用メモリ１２のライトアドレス端子ＷＡに与えるアドレス（以下、セーブアドレスという）ｓａを設定する。通常は、セーブアドレスｓａとして、メモリ制御信号ＭＣＮＴをそのまま、あるいはその中の所定のビットを使用すれば足りる。つまりライトアドレス設定回路１６は、メモリ制御信号ＭＣＮＴの複数のビットからセーブアドレスｓａとすべきビットを選択する。

またライトアドレス設定回路１６にはアドレス演算回路１０により生成されるライトアドレスａｄｒｓ＿ｗが入力されている。ライトアドレス設定回路１６は、メモリ制御信号ＭＣＮＴに代えてライトアドレスａｄｒｓ＿ｗを選択し、ロウアドレス用メモリ１２のライトアドレス端子ＷＡに印加することもできる。

リードアドレス設定回路１８は、ロウアドレス用メモリ１２からロウアドレスＡＤＲＳ＿ＲＯＷをロードする際に、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを受け、ロウアドレス用メモリ１２のリードアドレス端子ＲＡに与えるアドレス（以下、ロードアドレスという）ｌａを設定する。

またリードアドレス設定回路１８にはアドレス演算回路１０により生成されるリードアドレスａｄｒｓ＿ｒが入力されている。リードアドレス設定回路１８は、メモリ制御信号ＭＣＮＴに代えてリードアドレスａｄｒｓ＿ｒを選択し、ロウアドレス用メモリ１２のリードアドレス端子ＲＡに印加することもできる。

ロウアドレス用メモリ１２のライトイネーブル端子ＷＥには、パターンプログラムにより生成されるセーブ命令信号ＳＡＶＥが入力される。セーブ命令信号ＳＡＶＥがアサートされると、ライトデータ端子ＷＤに入力されたデータがセーブアドレス信号ｓａに応じた領域に書き込まれる。

また、ロウアドレス用メモリ１２のリードデータ端子ＲＤからは、リードアドレス端子ＲＡに印加されるロードアドレスｌａのデータが出力される。

出力選択回路２０は、アドレス演算回路１０により生成されるロウアドレスと、ロウアドレス用メモリ１２のリードデータ端子ＲＤから出力されるロウアドレスとを受ける。出力選択回路２０は、パターンプログラムにより生成されるロード命令信号ＬＯＡＤがアサートされると、ロウアドレス用メモリ１２のリードデータ端子ＲＤから出力されるロウアドレスを選択し、ネゲートされるとアドレス演算回路１０からのアドレス信号を選択する。

出力保持回路２２は、パターンプログラムにより生成される保持命令信号ＨＯＬＤを受ける。保持命令信号ＨＯＬＤは、出力保持回路２２が入力された信号を保持すべきサイクル数を設定するデータを含む。ＤＵＴ２００のバーストリードの試験を行う場合に、このサイクル数はバースト長に応じて設定される。

以上がパターン発生器１０４の構成である。続いてパターン発生器１０４の動作を説明する。

以下では理解を容易とするために、ＤＵＴ２００に以下の手順でメモリアクセスを行う場合を説明する。
ステップ１． 第１バンクＢＡＮＫ１のロウアドレスＡＤＲＳ＿ＲＯＷ１にアクセスする。
ステップ２． 第２バンクＢＡＮＫ２のロウアドレスＡＤＲＳ＿ＲＯＷ２にアクセスする。
ステップ３． 第３バンクＢＡＮＫ３のロウアドレスＡＤＲＳ＿ＲＯＷ３にアクセスする。
ステップ４． 第４バンクＢＡＮＫ４のロウアドレスＡＤＲＳ＿ＲＯＷ４にアクセスする。
ステップ５． 再度、第１バンクＢＡＮＫ１のロウアドレスＡＤＲＳ＿ＲＯＷ１にアクセスする。

ステップ１の処理
パターンプログラムによって、アクセス先の第１バンクＢＡＮＫ１を指定するバンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴが生成される。また、アドレス演算回路１０によりＤＵＴ２００のアクセス先を指定するロウアドレスＡＤＲＳ＿ＲＯＷ１、カラムアドレスＡＤＲＳ＿ＣＯＬが生成される。試験装置１００は、メモリ制御信号ＭＣＮＴに含まれるバンクアドレスＢＡ、アドレスＡＤＲＳ＿ＲＯＷ１、ＡＤＲＳ＿ＣＯＬを利用してＤＵＴ２００にアクセスする。

また、データ設定回路１４は、アドレス演算回路１０により生成されたロウアドレスＡＤＲＳ＿ＲＯＷ１を選択し、ロウアドレス用メモリ１２のライトデータ端子ＷＤに与える。ライトアドレス設定回路１６は、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを受け、バンクアドレスＢＡに応じたセーブアドレスｓａを設定する。具体的には、第１バンクＢＡＮＫ１を指定するバンクアドレスＢＡから、セーブアドレスｓａ（＝＃１）を生成する。

パターンプログラムによってセーブ命令信号ＳＡＶＥをアサートすると、ロウアドレス用メモリ１２のアドレス＃１に、ロウアドレスＡＤＲＳ＿ＲＯＷ１がセーブされる。

ステップ２〜４については、ステップ１と同様の処理が繰り返され、その結果、ロウアドレス用メモリ１２のアドレス＃１〜＃４にはそれぞれ、ロウアドレスＡＤＲＳ＿ＲＯＷ１〜ＡＤＲＳ＿ＲＯＷ４がセーブされる。

ステップ５の処理
パターンプログラムにより、第１バンクＢＡＮＫ１を示すバンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴが生成される。リードアドレス設定回路１８は、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを受け、バンクアドレスＢＡに応じたロードアドレスｌａを設定する。具体的には、第１バンクＢＡＮＫ１を指定するバンクアドレスＢＡからロードアドレスｌａ（＝＃１）を生成し、ロウアドレス用メモリ１２のリードアドレス端子ＲＡに供給する。その結果、ロウアドレス用メモリ１２のリードデータ端子ＲＤからは、アドレス＃１にセーブされているロウアドレスＡＤＲＳ＿ＲＯＷ１が出力される。

パターンプログラムによってロード命令信号ＬＯＡＤをアサートすると、ロウアドレスＡＤＲＳ＿ＲＯＷ１が出力保持回路２２を介してＤＵＴ２００に供給される。

以上が試験装置１００の基本動作である。実施の形態に係るパターン発生器１０４を用いることにより、以下の作用効果が実現される。

実施の形態に係るパターン発生器１０４は、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを、ロウアドレス用メモリ１２に対するセーブアドレスｓａおよびロードアドレスｌａとして利用する。つまり、ユーザはパターンプログラムをプログラミングする際に、セーブアドレスｓａ、ロードアドレスｌａに関する記述をする必要がなくなるため、プログラミングの負担が軽減される。

この効果は、以下の考察によってさらに明確となる。
比較のために、図２のパターン発生器１０４のライトアドレス設定回路１６およびリードアドレス設定回路１８がそれぞれ、アドレス演算回路１０により生成されるアドレスａｄｒｓ＿ｗおよびａｄｒｓ＿ｒにもとづいてロウアドレス用メモリ１２にアクセスする場合の処理について検討する。

この場合、アドレス演算回路１０によって適切なアドレスａｄｒｓ＿ｗ、ａｄｒｓ＿ｒを発生させるために、適切な制御信号Ｓ１を発生させるためのコードをパターンプログラムに記述する必要がある。このことはユーザに対して、ＤＵＴ２００に対するメモリアクセスとは直接関係のないアドレスセーブロード回路２を制御するためのプログラミングを強いることになり、ユーザフレンドリとはいえない。

これに比べて、バンクアドレスＢＡを、セーブアドレスｓａ、ロードアドレスｌａとして利用する実施の形態によれば、プログラミングを簡素化することができる。

また、ライトアドレス設定回路１６およびリードアドレス設定回路１８は、アドレス演算回路１０により生成したアドレスａｄｒｓ＿ｗ、ａｄｒｓ＿ｒをロウアドレス用メモリ１２に与えることも可能である。したがって、ユーザがメモリ制御信号ＭＣＮＴ（つまりバンクアドレスＢＡ）とは別に、任意のアドレスを与えることができるため、試験の柔軟性を高めることができる。

続いてＤＵＴ２００のバーストリードの試験中に、上述のステップ１〜５の処理を実行する場合の動作を説明する。
ステップ１〜４については上述した処理と同様である。

ステップ５の処理
パターンプログラムにより、第１バンクＢＡＮＫ１を示すバンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴが生成される。リードアドレス設定回路１８は、バンクアドレスＢＡを含むメモリ制御信号ＭＣＮＴを受け、バンクアドレスＢＡに応じたロードアドレスｌａ（＝＃１）を生成する。

ロードアドレスｌａを設定した状態で、パターンプログラムによってホールド命令信号ＨＯＬＤにバースト長に応じたサイクルを設定し、ロード命令信号ＬＯＡＤをアサートする。そうすると、アドレス＃１にセーブされたロウアドレスＡＤＲＳ＿ＲＯＷ１が、設定されたサイクルの間、出力保持回路２２を介してＤＵＴ２００に供給することができる。

出力選択回路２０は、ロード命令信号ＬＡＯＤがアサートされたとき、ロウアドレス用メモリ１２からロードしたロウアドレスを選択し、ネゲートされるときはアドレス演算回路１０が生成したロウアドレスを選択する。したがって、もし出力保持回路２２が設けられていなければ、バースト転送中の毎サイクルごとにロード命令信号ＬＯＡＤをアサートしなければならず、パターンプログラムに、毎サイクルにロード命令を記述する必要があり、プログラムが煩雑化する。特にバースト長は複数設定可能であるため、バースト長に応じてプログラムをコーディングすることは、非常に手間である。これに対して、実施の形態に係るアドレスセーブロード回路２によれば、出力保持回路２２を設けたことにより、パターンプログラム中には、バースト転送の最初にロード命令と保持命令を１回だけ記述すればよいため、コーディングを簡素化できる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明はメモリの試験装置に利用できる。

Claims (6)

1. マルチバンク構成を有する被試験メモリを検査する試験装置に搭載されるパターン発生器であって、
   前記被試験メモリのアクセス先を示すロウアドレスを生成するアドレス演算回路と、
   前記アドレス演算回路により生成された前記ロウアドレスをバンクごとに記憶するロウアドレス用メモリと、
   を備え、
   前記被試験メモリに印加するバンクアドレスを含み、プログラムにより生成されるメモリ制御信号を、前記ロウアドレス用メモリに前記ロウアドレスを書き込む際のセーブアドレス、ならびに前記ロウアドレス用メモリから前記ロウアドレスを読み出す際のロードアドレスとして利用することを特徴とするパターン発生器。
2. 前記メモリにアクセスする際のバースト長を設定するために前記プログラムにより生成される制御信号を受け、バースト長に応じた期間、前記ロウアドレス用メモリから読み出した前記ロウアドレスを保持する出力保持回路をさらに備えることを特徴とする請求項１に記載のパターン発生器。
3. 前記アドレス演算回路は、前記ロウアドレスに加えて、前記ロウアドレス用メモリに対するセーブアドレスおよびロードアドレスを生成可能に構成され、
   前記パターン発生器は、
   前記メモリ制御信号と前記アドレス演算回路によって生成される前記セーブアドレスのいずれかを選択して、前記ロウアドレス用メモリに前記ロウアドレスを書き込む際のアドレスとして出力するライトアドレス設定部と、
   前記メモリ制御信号と前記アドレス演算回路によって生成される前記ロードアドレスのいずれかを選択して、前記ロウアドレス用メモリから前記ロウアドレスを読み出す際のアドレスとして出力するリードアドレス設定部と、
   をさらに備えることを特徴とする請求項１または２に記載のパターン発生器。
4. 前記パターン発生器は、
   前記アドレス演算回路によって生成されるロウアドレスと、プログラムに応じて生成されるロウアドレスのいずれかを選択して、前記ロウアドレス用メモリに書き込むべきデータ信号として出力するデータ設定部をさらに備えることを特徴とする請求項１から３のいずれかに記載のパターン発生器。
5. 前記ロウアドレス用メモリから読み出したロウアドレスと前記アドレス演算回路により生成されるロウアドレスのいずれかを選択する出力選択回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のパターン発生器。
6. 請求項１から５のいずれかに記載のパターン発生器を備えることを特徴とするメモリの試験装置。

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