JP2008097806A - 半導体記憶装置 - Google Patents

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Abstract

【課題】応答速度が異なるバンクごとに読み取り又は書き込みを行える時間を別々に割当できる半導体記憶装置を提供する。
【解決手段】リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、少なくとも1つ以上の前記アクティブ信号を遅延させ、2つ以上のイコライザ信号を同時にイネーブル状態にするための少なくとも1つ以上のプリチャージ信号を生成するプリチャージ信号生成手段と、前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含む 。
【選択図】図1

Description

本発明は、半導体記憶装置に関し、より詳しくは読み取り又は書き込みの動作を行える時間をバンクごとに割り当てる半導体記憶装置に関するものである。
半導体記憶装置におけるデータは、メモリセルのキャパシタに格納される。この時、半導体記憶装置はセルのデータを持続的に維持するために周期的にリフレッシュ動作を行う。また、半導体記憶装置は、ビット線を介してデータの読み取り又は書き込みを行い、この時に用いたビット線を所定電圧でプリチャージする。
一般的な半導体記憶装置は、リフレッシュ−読み取り又は書き込み−プリチャージの順で動作する。このような半導体記憶装置の動作仕様はJEDEC(Joint Electron Device Engineering Council:電子素子技術連合評議会、集積回路(IC)など電子装置の統一規格を審議・策定する国際標準化機構)の規定によって指定されている(非特許文献1)。半導体記憶装置は、JEDEC規定に従うように、リフレッシュ後のプリチャージ動作を完了するまでの時間(以下、tRC)、読み取り又は書き込みの動作を完了するために確保しなければならない時間(以下、tRAS)、及びプリチャージ動作を完了するために確保しなければならない時間(以下、tRP)を備えなければならない。すなわち、前記tRCはアクティブ信号とプリチャージ信号との間の時間になり、前記tRC内に前記tRASと前記tRPを確保しなければならない。
ところで、従来の半導体記憶装置は、順次入力されるアクティブ信号に対してすべて同一のtRCを有することができる。このような場合、読み取り又は書き込みの動作に対する遅い応答速度を有するバンクは同一のtRCのため誤りが引き起こされることがある。
JEDEC(米国)、JEDEC(米国)ホームページ、[online]、[平成19年8月30日検索]、インターネット〈URL:http://www.jedec.org/〉
本発明は、上述した問題点を解決するために案出されたものであり、応答速度が異なるバンク不良を防止することができる半導体記憶装置を提供することにその目的がある。
上記のような目的を達成するために、本発明に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、少なくとも1つ以上の前記アクティブ信号を遅延させ、2つ以上のイコライザ信号を同時にイネーブル状態にするための少なくとも1つ以上のプリチャージ信号を生成するプリチャージ信号生成手段と、前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含む。
他の実施形態に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、イネーブルタイミングが最も遅い前記アクティブ信号を遅延させ、すべてのイコライザ信号を同時にイネーブル状態にするためのプリチャージ信号を生成するプリチャージ信号生成手段と、前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含む。
また他の実施形態に係る半導体記憶装置は、リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、前記アクティブ信号とプリチャージ信号とが各々入力される複数のセンスアンプドライバ制御部を備えたセンスアンプドライバ制御手段と、少なくとも1つ以上の前記アクティブ信号を遅延させ、前記プリチャージ信号として出力するための少なくとも1つ以上の遅延部を備えたプリチャージ信号生成手段とを含む。この時、少なくとも1つ以上の前記プリチャージ信号は、少なくとも2つ以上の前記センスアンプドライバ制御部に共通出力される。
本発明に係る半導体記憶装置のセンスアンプドライバ制御回路は、読み取り又は書き込みの動作を完了できる時間をバンクごとに割り当てることができるため、バンクの不良率を減らすことのできる効果がある。また、本発明に係る半導体記憶装置は、JEDECで規定した読み取り又は書き込みの動作を行える最小時間を確保し、その時間を最大限に増やせる効果がある。
また、遅延部の共有によってプリチャージ信号生成手段の面積を減らすことができ、全体半導体記憶装置の面積を減少させることができる。
以下、本発明に係る半導体記憶装置の好ましい実施形態を添付図面に基づいて詳しく説明すれば次の通りである。
図1に示すように、半導体記憶装置は、アクティブ信号生成手段10、プリチャージ信号生成手段20、及びセンスアンプドライバ制御手段30を含む。
前記アクティブ信号生成手段10は、リフレッシュ信号Refreshが入力されてイネーブル時点が各々異なる複数のアクティブ信号act<1:N>を生成する。
前記プリチャージ信号生成手段20は、前記複数のアクティブ信号act<1:N>を各々遅延させ、複数のプリチャージ信号pcg<1:N>を生成する。
前記センスアンプドライバ制御手段30は、前記複数のプリチャージ信号pcg<1:N>と前記複数のアクティブ信号act<1:N>が入力されて、センスアンプドライバを制御するための複数のプルアップ信号SAP<1:N>、複数のプルダウン信号SB<1:N>、及び複数のイコライザ信号BLEQ<1:N>を生成する。ここで、前記プルアップ信号、プルダウン信号、及びイコライザ信号はセンスアンプドライバを制御する信号である。
本実施形態ではアクティブ信号生成手段10は、第1〜第4アクティブ信号act<1:4>を生成すると仮定し、前記第1〜第4アクティブ信号act<1:4>がイネーブル状態になる時点が第1アクティブ信号act1、第2アクティブ信号act2、第3アクティブ信号act3、第4アクティブ信号act4の順であると仮定する。また、第1〜第4遅延部21〜24は、その遅延時間が同一である。
図2を参照して詳しく説明すれば、前記アクティブ信号生成手段10はリフレッシュ信号Refreshを遅延させ、各々異なるタイミングにイネーブル状態になる第1〜第4アクティブ信号act<1:4>を生成する。
前記第1〜第4アクティブ信号act<1:4>は、遅延時間が同一の前記第1〜第4遅延部21〜24に入力され、イネーブル時点が各々異なるプリチャージ信号pcg<1:4>として出力される。
前記センスアンプドライバ制御手段30は、第1〜第4センスアンプドライバ制御部31,32,33,34を含む。
前記第1センスアンプドライバ制御部31は、前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1に応答して、第1プルアップ信号SAP1、第1プルダウン信号SB1、及び第1イコライザ信号BLEQ1を生成する。
前記第2センスアンプドライバ制御部32は、前記第2アクティブ信号act2と前記第2プリチャージ信号pcg2に応答して、第2プルアップ信号SAP2、第2プルダウン信号SB2、及び第2イコライザ信号BLEQ2を生成する。
前記第3センスアンプドライバ制御部33は、前記第3アクティブ信号act3と前記第3プリチャージ信号pcg3に応答して、第3プルアップ信号SAP3、第3プルダウン信号SB3、及び第3イコライザ信号BLEQ3を生成する。
前記第4センスアンプドライバ制御部34は、前記第4アクティブ信号act4と前記第4プリチャージ信号pcg4に応答して、第4プルアップ信号SAP4、第4プルダウン信号SB4、及び第4イコライザ信号BLEQ4を生成する。
このような半導体記憶装置は、図3に示すように、リフレッシュ信号Refreshがイネーブル状態になった後、前記第1〜第4アクティブ信号act1〜act4が前記仮定した順にイネーブル状態になる。前記第1〜第4プリチャージ信号pcg1〜pcg4は、前記第1〜第4アクティブ信号act1〜act4を同一の時間を遅延させて生成されるため、前記第1プリチャージ信号pcg1のイネーブルタイミングが最も早く、前記第4プリチャージ信号pcg4のイネーブルタイミングが最も遅い。
JEDEC規定により前記第1アクティブ信号act1がイネーブル状態になった後、前記第1プリチャージ信号pcg1がイネーブル状態になるまでの時間、すなわちtRASを確保しなければならない。したがって、イネーブル状態になった前記第1アクティブ信号act1とイネーブル状態になった前記第1プリチャージ信号pcg1との間のtRASが確保されれば、残りの第2〜第4アクティブ信号act2〜act4と前記第2〜第4プリチャージ信号pcg2〜pcg4との間のtRASも確保される。すなわち、各々のアクティブ信号act<1:4>を同一の時間遅延させ、前記第1〜第4プリチャージ信号pcg1〜pcg4を生成したためである。すなわち、各前記第1〜第4遅延部21〜24によって遅れた時間がtRASとなる。
さらに、前記第1〜第4プリチャージ信号pcg1〜pcg4と次のアクティブ信号がイネーブル状態になった時点との間の時間、すなわちtRPも確保されなければならない。
このような半導体記憶装置において、前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1との間のtRASは、残りの前記第2〜第4アクティブ信号act2〜act4と前記第2〜第4プリチャージ信号pcg2〜pcg4との間のtRASと同一であり得る。また、前記第4プリチャージ信号pcg4と前記次のアクティブ信号とのtRPも確保されれば、前記第1〜第3プリチャージ信号pcg1〜pcg3のtRPも確保される。ところで、前記実施形態は各アクティブ信号に対応して遅延部が備えられている。したがって、半導体記憶装置の面積を減少させるのに限界がある。
ここで、図4に示すように、遅延部を共有する方式が提案された。図4に示された半導体記憶装置は、アクティブ信号生成手段10、プリチャージ信号生成手段200−1、及びセンスアンプドライバ制御手段30で構成することができる。この時、半導体記憶装置は、4つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第1アクティブ信号、第2アクティブ信号、第3アクティブ信号、第4アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第1アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段10は、リフレッシュ信号Refreshを遅延させ、イネーブル時点が各々異なる4つのプルアップ信号SAP1〜SAP4とプルダウン信号SB1〜SB4を生成するための第1〜第4アクティブ信号act1〜act4を生成する。
プリチャージ信号生成手段200−1は、前記第2アクティブ信号act2を遅延させて第1及び第2イコライザ信号BLEQ1,BLEQ2を同時にイネーブル状態にするための第1プリチャージ信号pcg1を生成し、前記第3及び第4アクティブ信号act3,act4を各々遅延させて第2及び第3プリチャージ信号pcg3,pcg4を各々イネーブル状態にする。
前記プリチャージ信号生成手段200−1は、第1〜第3遅延部210,220,230を含む。この時、前記第1遅延部210は前記第2アクティブ信号act2を、前記第2遅延部220は前記第3アクティブ信号act3を、前記第3遅延部230は前記第4アクティブ信号act4を各々入力して前記第1〜第3プリチャージ信号pcg1〜pcg3を各々生成する。この時、前記各遅延部210,220,230は遅延時間が同一である。
センスアンプドライバ制御手段30は、前記第1〜第4アクティブ信号act1〜act4と前記第1〜第3プリチャージ信号pcg1〜pcg3に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号SAP1〜SAP4、前記プルダウン信号SB1〜SB4、及び前記イコライザ信号BLEQ1〜BLEQ4を生成する。
前記センスアンプドライバ制御手段30は、各々の前記アクティブ信号act1〜act4、及びプリチャージ信号pcg1〜pcg3が入力される第1〜第4センスアンプドライバ制御部31,32,33,34を含む。この時、前記第1及び第2センスアンプドライバ制御部31,32には前記第1プリチャージ信号pcg1が共通入力される。
図5を参照すれば、第1アクティブ信号act1、第2アクティブ信号act2、第3アクティブ信号act3、第4アクティブ信号act4はイネーブルタイミングが早い順で並んでいる。すなわち、前記第1アクティブ信号act1がイネーブルタイミングが最も早く、前記第4アクティブ信号act4がイネーブルタイミングが最も遅い。
第1遅延部210は前記第2アクティブ信号act2が入力されて第1プリチャージ信号pcg1を生成し、前記第1プリチャージ信号pcg1は第1及び第2センスアンプドライバ制御部31,32に共通入力され、前記第1及び第2イコライザ信号BLEQ1,BLEQ2が同時にイネーブル状態になる。また、前記第3及び第4アクティブ信号act3,act4も各々第2遅延部220と第3遅延部230に入力され、第2プリチャージ信号pcg2と第3プリチャージ信号pcg3として出力される。したがって、前記第2プリチャージ信号pcg2が前記第3プリチャージ信号pcg3よりイネーブルタイミングが早くなる。結局、前記第3イコライザ信号BLEQ3が第4イコライザ信号BLEQ4よりイネーブルタイミングが早くなる。
したがって、前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1との間の時間、すなわちtRASが最も長い。一方、前記第2アクティブ信号act2と前記第1プリチャージ信号pcg1、前記第3アクティブ信号act3と前記第2プリチャージ信号pcg2、及び前記第4アクティブ信号act4と前記第3プリチャージ信号pcg3との間の時間、すなわちtRASは同一である。
したがって、前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1によって生成された前記第1プルアップ及びプルダウン信号SAP1,SB1と前記第1イコライザ信号BLEQ1との間の時間が最も長い。結局、前記第1プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1の影響を受けるバンクには読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。
図6は、本発明に係る半導体記憶装置の他の実施形態を示す詳細構成図である。本実施形態で、半導体記憶装置は4つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第1アクティブ信号、第2アクティブ信号、第3アクティブ信号、第4アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第1アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段10は、リフレッシュ信号Refreshを遅延させ、イネーブル時点が各々異なる4つのプルアップ信号SAP1〜SAP4とプルダウン信号SB1〜SB4を生成するための第1〜第4アクティブ信号act1〜act4を生成する。
プリチャージ信号生成手段200−2は、前記第3アクティブ信号act3を遅延させ、第1〜第3イコライザ信号BLEQ1,BLEQ2,BLEQ3を同時にイネーブル状態にするための第1プリチャージ信号pcg1を生成し、前記第4アクティブ信号act4を遅延させ、第2プリチャージ信号pcg2を生成する。
前記プリチャージ信号生成手段200−2は、第1及び第2遅延部210,220を含む。この時、前記第1遅延部210は前記第3アクティブ信号act3を、前記第2遅延部220は前記第4アクティブ信号act4を各々入力して前記第1及び第2プリチャージ信号pcg1,pcg2を生成する。この時、前記第1及び第2遅延部210,220は遅延時間が同一である。
センスアンプドライバ制御手段30は、前記第1〜第4アクティブ信号act1〜act4と前記第1及び第2プリチャージ信号pcg1,pcg2に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号SAP1〜SAP4、前記プルダウン信号SB1〜SB4、及び前記イコライザ信号BLEQ1〜BLEQ4を生成する。
前記センスアンプドライバ制御手段30は、各々の前記アクティブ信号act1〜act4、及びプリチャージ信号pcg1〜pcg2が入力される第1〜第4センスアンプドライバ制御部31,32,33,34を含む。この時、前記第1〜第3センスアンプドライバ制御部31,32,33には前記第1プリチャージ信号pcg1が共通入力される。
図7に示すように、第1アクティブ信号act1、第2アクティブ信号act2、第3アクティブ信号act3、第4アクティブ信号act4はイネーブルタイミングが早い順に並んでいる。すなわち、前記第1アクティブ信号act1がイネーブルタイミングが最も早く、前記第4アクティブ信号act4がイネーブルタイミングが最も遅い。
第1遅延部210が前記第3アクティブ信号act3の入力を受けて第1プリチャージ信号pcg1を生成する。前記第1プリチャージ信号pcg1は第1〜第3センスアンプドライバ制御部31,32,33に共通入力される。したがって、前記第1〜第3イコライザ信号BLEQ1,BLEQ2,BLEQ3は同時にイネーブル状態になる。また、前記第4アクティブ信号act4は第2遅延部220に入力され、第2プリチャージ信号pcg2として生成される。したがって、前記第1遅延部210によって生成された第1プリチャージ信号pcg1が前記第2遅延部220によって生成された前記第2プリチャージ信号pcg2よりイネーブルタイミングが早い。結局、前記第1〜第3イコライザ信号BLEQ1,BLEQ2,BLEQ3が第4イコライザ信号BLEQ4よりイネーブルタイミングが早い。
前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1との間の時間、すなわちtRASが最も長い。前記第2アクティブ信号act2と前記第1プリチャージ信号pcg1との間の時間が2番目に長い。前記第3アクティブ信号act3と前記第1プリチャージ信号pcg1、及び前記第4アクティブ信号act4と前記第2プリチャージ信号pcg2との間の時間、すなわちtRASは同一である。
したがって、前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1によって生成された前記第1プルアップ及びプルダウン信号SAP1,SB1と前記第1イコライザ信号BLEQ1との間の時間が最も長い。また、前記第2アクティブ信号act2と前記第1プリチャージ信号pcg1によって生成された前記第2プルアップ及びプルダウン信号SAP2,SB2と前記第2イコライザ信号BLEQ2との間の時間が2番目に長い。結局、前記第1プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1の影響を受けるバンクは、読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。また、前記第2プルアップ、プルダウン、及びイコライザ信号SAP2,SB2,BLEQ2の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が2番目で大きく割り当てられる。
図8は、本発明に係る半導体記憶装置のまた他の実施形態を示す詳細構成図である。この時、半導体記憶装置は4つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第1アクティブ信号、第2アクティブ信号、第3アクティブ信号、第4アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第1アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段10はリフレッシュ信号Refreshを遅延させ、イネーブル時点が各々異なる4つのプルアップ信号SAP1〜SAP4とプルダウン信号SB1〜SB4を生成するための第1〜第4アクティブ信号act1〜act4を生成する。
プリチャージ信号生成手段200−3は前記第4アクティブ信号act4を遅延させ、第1〜第4イコライザ信号BLEQ1,BLEQ2,BLEQ3,BLEQ4を同時にイネーブル状態にするためのプリチャージ信号pcgを生成する。
前記プリチャージ信号生成手段200−3は遅延部210を含む。この時、前記遅延部210は前記第4アクティブ信号act4を入力して前記プリチャージ信号pcgを生成する。
センスアンプドライバ制御手段30は、前記第1〜第4アクティブ信号act1〜act4と前記プリチャージ信号pcgに応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号SAP1〜SAP4、前記プルダウン信号SB1〜SB4、及び前記イコライザ信号BLEQ1〜BLEQ4を生成する。
前記センスアンプドライバ制御手段30は、各々の前記アクティブ信号act1〜act4とプリチャージ信号pcgが入力される第1〜第4センスアンプドライバ制御部31,32,33,34を含む。この時、前記第1〜第4センスアンプドライバ制御部31,32,33,34には前記プリチャージ信号pcgを共通入力される。
図9を参照すれば、第1アクティブ信号act1、第2アクティブ信号act2、第3アクティブ信号act3、第4アクティブ信号act4はイネーブルタイミングが早い順で並んでいる。すなわち、前記第1アクティブ信号act1がイネーブルタイミングが最も早く、前記第4アクティブ信号act4がイネーブルタイミングが最も遅い。
遅延部210は前記第4アクティブ信号act4の入力を受けてプリチャージ信号pcgを生成する。前記プリチャージ信号pcgは第1〜第4センスアンプドライバ制御部31,32,33,34に共通入力される。したがって、前記第1〜第4イコライザ信号BLEQ1,BLEQ2,BLEQ3,BLEQ4は同時にイネーブル状態になる。
したがって、前記第1アクティブ信号act1と前記プリチャージ信号pcgとの間の時間、すなわちtRASが最も長い。前記第2アクティブ信号act2と前記プリチャージ信号pcgとの間の時間が2番目に長い。前記第3アクティブ信号act3と前記プリチャージ信号pcgとの間の時間が3番目で長く、前記第4アクティブ信号act4と前記プリチャージ信号pcgとの間の時間が最も短い。
したがって、前記第1アクティブ信号act1と前記プリチャージ信号pcgによって生成された前記第1プルアップ及びプルダウン信号SAP1,SB1と前記第1イコライザ信号BLEQ1との間の時間が最も長くなる。また、前記第2アクティブ信号act1と前記プリチャージ信号pcgによって生成された前記第2プルアップ及びプルダウン信号SAP2,SB2と前記第2イコライザ信号BLEQ2との間の時間が2番目に長くなる。3番目では前記第3アクティブ信号act3と前記プリチャージ信号pcgによって生成された前記第3プルアップ及びプルダウン信号SAP3,SB3と前記第3イコライザ信号BLEQ3である。結局、前記第1プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1の影響を受けるバンクには読み取り又は書き込みの動作を完了できる時間が最も大きく割り当てられる。前記第2プルアップ、プルダウン、及びイコライザ信号SAP2,SB2,BLEQ2の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が2番目に長くなる。また、前記第3プルアップ、プルダウン、及びイコライザ信号SAP3,SB3,BLEQ3の影響を受けるバンクが読み取り又は書き込みの動作に割り当てられる時間が3番目に長くなる。
結局、読み取り又は書き込みの動作時の応答速度が最も遅いバンクを前記第1プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1に影響を受けるようにする。 最も応答速度が速いバンクを前記第4プルアップ、プルダウン、及びイコライザ信号SAP4,SB4,BLEQ4に影響を受けるようにする。このことで、読み取り又は書き込みの動作に対するバンク応答速度によって発生するバンクの不良率を減らすことができる。
図10は、本発明に係る半導体記憶装置のまた他の実施形態を示す詳細構成図である。本実施形態もまた半導体記憶装置は4つのバンクを含んで各バンクごとにセンスアンプドライバとセンスアンプドライバ制御部とを含むと仮定する。また、各バンクを活性化させる各アクティブ信号は、第1アクティブ信号、第2アクティブ信号、第3アクティブ信号、第4アクティブ信号の順でイネーブルタイミングが早いと仮定する。すなわち、第1アクティブ信号が最も早くイネーブル状態になる。
アクティブ信号生成手段10はリフレッシュ信号Refreshを遅延させ、イネーブル時点が各々異なる4つのプルアップ信号SAP1〜SAP4及びプルダウン信号SB1〜SB4を生成するための第1〜第4アクティブ信号act1〜act4を生成する。
プリチャージ信号生成手段200−4は前記第2アクティブ信号act2を遅延させ、第1及び第2イコライザ信号BLEQ1,BLEQ2を同時にイネーブル状態にするための第1プリチャージ信号pcg1を生成する。また、前記プリチャージ信号生成手段200−4は前記第4アクティブ信号act4を遅延させ、第3及び第4イコライザ信号BLEQ3,BLEQ4を同時にイネーブル状態にするための第2プリチャージ信号pcg2を生成する。
前記プリチャージ信号生成手段200−4は第1及び第2遅延部210,220を含む。この時、前記第1遅延部210は前記第2アクティブ信号act2を、前記第2遅延部220は前記第4アクティブ信号act4 が入力されて前記第1及び第2プリチャージ信号pcg1,pcg2を各々生成する。この時、前記第1及び第2遅延部210,220は遅延時間が同一である。
センスアンプドライバ制御手段30は、前記第1〜第4アクティブ信号act1〜act4と前記第1及び第2プリチャージ信号pcg1,pcg2に応答して、各々のセンスアンプドライバを制御するための前記プルアップ信号SAP1〜SAP4、前記プルダウン信号SB1〜SB4、及び前記イコライザ信号BLEQ1〜BLEQ4を生成する。
前記センスアンプドライバ制御手段30は、各々の前記アクティブ信号act1〜act4、及び前記第1及び第2プリチャージ信号pcg1,pcg2が入力される第1〜第4センスアンプドライバ制御部31,32,33,34を含む。この時、前記第1及び第2センスアンプドライバ制御部31,32には前記第1プリチャージ信号pcg1が共通入力され、前記第3及び第4センスアンプドライバ制御部33,34には前記第2プリチャージ信号pcg2が共通入力される。
図11によれば、第1アクティブ信号act1、第2アクティブ信号act2、第3アクティブ信号act3、第4アクティブ信号act4はイネーブルタイミングが早い順で並んでいる。すなわち、前記第1アクティブ信号act1がイネーブルタイミングが最も早く、前記第4アクティブ信号act4がイネーブルタイミングが最も遅い。
第1遅延部210が前記第2アクティブ信号act2の入力を受けて第1プリチャージ信号pcg1を生成し、前記第1プリチャージ信号pcg1が第1及び第2センスアンプドライバ制御部31,32に共通入力される。したがって、前記第1及び第2イコライザ信号BLEQ1,BLEQ2は同時にイネーブル状態になる。また、第2遅延部220には前記第4アクティブ信号act4が入力されて第2プリチャージ信号pcg2を生成し、前記第2プリチャージ信号pcg2が第3及び第4センスアンプドライバ制御部33,34に共通入力される。したがって、前記第3及び第4イコライザ信号BLEQ3,BLEQ4は同時にイネーブル状態になる。結局、前記第1及び第2イコライザ信号BLEQ1,BLEQ2はイネーブルタイミングが同じである。また、前記第3及び第4イコライザ信号BLEQ3,BLEQ4のイネーブルタイミングも同一である。
前記第1アクティブ信号act1と前記第1プリチャージ信号pcg1との間の時間、すなわちtRASは前記第2アクティブ信号act2と前記第1プリチャージ信号pcg1との間の時間より長い。また、前記第3アクティブ信号act3と前記第2プリチャージ信号pcg2との間の時間、すなわちtRASは前記第4アクティブ信号act4と前記第2プリチャージ信号pcg2との間の時間より長い。
したがって、前記第1プルアップ及びプルダウン信号SAP1,SB1と前記第1イコライザ信号BLEQ1との間の時間は前記第2プルアップ及びプルダウン信号SAP2,SB2と前記第2イコライザ信号BLEQ2との間の時間より長い。また、前記第3プルアップ及びプルダウン信号SAP3,SB3と前記第3イコライザ信号BLEQ3との間の時間は前記第4プルアップ及びプルダウン信号SAP4,SB4と前記第4イコライザ信号BLEQ4との間の時間より長い。
結局、前記第1及び第3プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1,SAP3,SB3,BLEQ3の影響を受けるバンクは読み取り又は書き込みの動作の完了できる時間を他のバンクより大きく割り当てられる。
このように構成された半導体メモリ装置において、応答速度が良くないバンクを前記第1及び第3プルアップ、プルダウン、及びイコライザ信号SAP1,SB1,BLEQ1,SAP3,SB3,BLEQ3が制御したら応答速度によるバンクの不良率を減らすことができる。
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施されることが理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
本発明の一実施形態に係る半導体記憶装置のブロック図である。 本発明の一実施形態に係る半導体記憶装置の詳細構成図である。 本発明の一実施形態に係る半導体記憶装置のタイミング図である。 本発明の他の実施形態に係る半導体記憶装置の詳細構成図である。 本発明の他の実施形態に係る半導体記憶装置のタイミング図である。 本発明のまた他の実施形態に係る半導体記憶装置の詳細構成図である。 本発明のまた他の実施形態に係る半導体記憶装置のタイミング図である。 本発明の他の実施形態に係る半導体記憶装置の詳細構成図である。 本発明の他の実施形態に係る半導体記憶装置のタイミング図である。 本発明の他の実施形態に係る半導体記憶装置の詳細構成図である。 本発明の他の実施形態に係る半導体記憶装置のタイミング図である。
符号の説明
10…アクティブ信号生成手段
20…プリチャージ信号生成手段
21…第4遅延部
30…センスアンプドライバ制御手段
31…第1センスアンプドライバ制御部
32…第2センスアンプドライバ制御部
33…第3センスアンプドライバ制御部
34…第4センスアンプドライバ制御部
210…第1遅延部
220…第2遅延部
230…第3遅延部

Claims (12)

  1. リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
    少なくとも1つ以上の前記アクティブ信号を遅延させ、2つ以上のイコライザ信号を同時にイネーブル状態にするための少なくとも1つ以上のプリチャージ信号を生成するプリチャージ信号生成手段と、
    前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段と
    を含むことを特徴とする半導体記憶装置。
  2. 前記プリチャージ信号生成手段は、イネーブル時点が最も早いアクティブ信号を除いた残りのアクティブ信号を遅延させて前記少なくとも1つのプリチャージ信号を生成することを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記プリチャージ信号生成手段は、
    前記アクティブ信号を遅延させて前記プリチャージ信号として出力する複数の遅延部を含み、
    前記遅延部の数は前記アクティブ信号の数より少ないことを特徴とする請求項2に記載の半導体記憶装置。
  4. 前記各遅延部の遅延時間は同一であることを特徴とする請求項3に記載の半導体記憶装置。
  5. 前記センスアンプドライバ制御手段は、前記センスアンプドライバに対応する前記イコライザ信号を各々生成する複数のセンスアンプドライバ制御部を含むことを特徴とする請求項1に記載の半導体記憶装置。
  6. 前記複数のセンスアンプドライバ制御部のうち2つ以上のセンスアンプドライバ制御部に前記プリチャージ信号が共通入力されることを特徴とする請求項1に記載の半導体記憶装置。
  7. リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
    イネーブルタイミングが最も遅い前記アクティブ信号を遅延させ、すべてのイコライザ信号を同時にイネーブル状態にするためのプリチャージ信号を生成するプリチャージ信号生成手段と、
    前記複数のアクティブ信号と前記プリチャージ信号に応答して、各々のセンスアンプドライバを制御するための前記イコライザ信号を複数生成するセンスアンプドライバ制御手段とを含み、
    前記プリチャージ信号生成手段は、前記アクティブ信号の数より少ない数の遅延部を有することを特徴とする半導体記憶装置。
  8. 前記センスアンプドライバ制御手段は、センスアンプドライバに対応する前記イコライザ信号を各々生成する複数のセンスアンプドライバ制御部を含むことを特徴とする請求項7に記載の半導体記憶装置。
  9. 前記複数のセンスアンプドライバ制御部には、前記プリチャージ信号が共通入力されることを特徴とする請求項8に記載の半導体記憶装置。
  10. リフレッシュ信号に応答して、イネーブル時点が各々異なる複数のアクティブ信号を生成するアクティブ信号生成手段と、
    前記アクティブ信号とプリチャージ信号とが各々入力される複数のセンスアンプドライバ制御部を備えたセンスアンプドライバ制御手段と、
    少なくとも1つの前記アクティブ信号を遅延させ、前記プリチャージ信号として出力するための少なくとも1つ以上の遅延部を備えたプリチャージ信号生成手段とを含み、
    少なくとも1つ以上の前記プリチャージ信号は少なくとも2つ以上の前記センスアンプドライバ制御部に共通出力され、
    前記遅延部の数は前記アクティブ信号の数より少ないことを特徴とする半導体記憶装置。
  11. 前記プリチャージ信号生成手段は、イネーブル時点が最も早いアクティブ信号を除いた残りのアクティブ信号を遅延させ、前記プリチャージ信号を生成することを特徴とする請求項10に記載の半導体記憶装置。
  12. 前記各遅延部の遅延時間は同一であることを特徴とする請求項10に記載の半導体記憶装置。
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