DE19653114A1 - Synchron-Halbleiterspeichervorrichtung, bei der ein Burstzähler gemeinsam für ein Datenschreiben und für ein Datenlesen verwendet wird - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Synchron-Halbleiterspeicher­ vorrichtung. Insbesondere bezieht sie sich auf eine Struktur eines Abschnittes einer Synchron-Halbleiterspeichervorrichtung zur Steuerung eines Ein­ gabe/Ausgabe-Betriebs interner Daten.

Fig. 10 zeigt schematisch eine Gesamtstruktur einer Synchron-Halbleiter­ speichervorrichtung. Unter Bezugnahme auf Fig. 10, die Synchron-Halbleiter­ speichervorrichtung weist ein Speicherfeld 1 auf, das eine Mehrzahl von Speicherzellen dynamischen Typs, die in Zeilen und Spalten angeordnet sind, aufweist. Obwohl die Struktur der Speicherzellen, die in diesem Speicherfeld 1 enthalten sind, nicht gezeigt ist, werden allgemein Speicherzellen vom 1-Transistor/1-Kondensator-Typ verwendet.

Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Eingabepuffer­ schaltung, die extern angelegte Steuersignale aufnimmt, d. h. ein Zeilenadres­ sentaktsignal ZRAS, ein Spaltenadreßtaktsignal ZCAS und ein Schreibfrei­ gabesignal ZWE in Synchronisation mit extern und wiederholt angelegten Taktsignalen CLK zur Erzeugung eines internen Steuersignals, einen Befehls­ dekoder 4, der die Zustände der internen Steuersignale, die von der Eingabe­ pufferschaltung 2 angelegt werden, zum Erzeugen eines Signals zur Aktivie­ rung eines bestimmten bzw. bezeichneten internen Betriebs bestimmt, eine Auslesesteuerschaltung 6, die als Reaktion auf ein Auslesebetriebsanweisungs­ signal R von dem Befehlsdekoder 4 zur Erzeugung eines Auslesebetriebakti­ vierungssignals READ zur Aktivierung eines Betriebs des Auslesens von Daten aus einer ausgewählten Speicherzelle aus dem Speicherfeld 1 aktiviert wird, und eine Schreibsteuerschaltung 8, die als Reaktion auf ein Schreibanwei­ sungssignal W, das von dem Befehlsdekoder 4 angelegt wird, zur Erzeugung eines Schreibbetriebaktivierungssignals WRITE zur Aktivierung eines Betriebs des Schreibens von Daten in eine ausgewählte Speicherzelle des Speicherfeldes 1 aktiviert wird, auf.

Die Eingabepufferschaltung 2 nimmt extern angelegte Steuersignale ZRAS, ZCAS und ZWE in Synchronisation mit dem Anstieg des Taktsignals CLK auf und erzeugt, jeweils in der Form eines Einmalpulssignals, interne Steuersigna­ le entsprechend des Zustands dieser externen Steuersignale. Der Be­ fehlsdekoder 4 dekodiert diese internen Steuersignale, die von der Eingabe­ pufferschaltung 2 in der Form eines Einmalpulses angelegt werden, zur Be­ stimmung des bestimmten bzw. bezeichneten internen Betriebs. In anderen Worten, bei der Synchron-Halbleiterspeichervorrichtung wird der innerhalb der Vorrichtung auszuführende Betrieb durch die Kombination der Zustände der externen Steuersignale zu dem Zeitpunkt des Anstiegs des Taktsignals CLK bestimmt bzw. bezeichnet. Hier kann das Taktsignal CLK entweder ein extern angelegtes Taktsignal oder ein internes Taktsignal, das durch Puffern dieses extern angelegten Taktsignals erhalten wird, sein.

Die Synchron-Halbleiterspeichervorrichtung weist weiter einen Adreßpuffer 18, der ein extern angelegtes Adreßsignal AD in Synchronisation mit dem Taktsignal CLK zur Erzeugung eines internen Adreßsignals aufnimmt, eine Zellauswahlschaltung 20, die als Reaktion auf ein Zellauswahlbetriebaktivie­ rungssignal von dem Befehlsdekoder 4 zum Auswählen einer entsprechenden Speicherzelle in dem Speicherfeld 1 in Übereinstimmung mit dem von den Adreßpuffer 18 angelegten internen Adreßsignal aktiviert wird, eine Schreib­ schaltung 10, die als Reaktion auf das Schreibbetriebaktivierungssignal WRITE von der Schreibsteuerschaltung 8 zum Schreiben eines internen Schreibwertes, der von der Eingabepufferschaltung 14 angelegt wird, in eine ausgewählte Speicherzelle des Speicherfeldes aktiviert wird, und eine Aus­ leseschaltung 12, die als Reaktion auf das Auslesebetriebaktivierungssignal READ von der Auslesesteuerschaltung 6 zum Auslesen eines Wertes aus einer ausgewählten Speicherzelle des Speicherfeldes 1 und zum Anlegen des Wertes an die Ausgabepufferschaltung 16 aktiviert wird, auf.

Normalerweise weisen die Schreibschaltung 10 bzw. die Ausleseschaltung 12 eine Mehrzahl von Registern auf und leiten die Daten, die in diesen Registern gespeichert sind, in Synchronisation mit dem Taktsignal. Es gibt verschiedene Datenübertragungssequenzen für diese Schreibschaltung 10 und die Auslese­ schaltung 12, aber in dieser Beschreibung wird nur eine Beschreibung des Falls gegeben, in dem die aktivierte Schreibschaltung 10 bzw. die aktivierte Ausleseschaltung 12 ein Datenschreiben oder ein Datenlesen mit einer vorbestimmten Abfolge in Synchronisation mit dem Taktsignal CLK ausführen.

Die Eingabepufferschaltung 14 arbeitet in Synchronisation mit dem Taktsignal CLK und nimmt externe Schreibdaten DQ (D), die an einen Daten-Ein­ gabe/Ausgabe-Anschluß 21 angelegt werden, zum Anlegen an die Schreibschaltung 10 auf. Die Ausgabepufferschaltung 16 wird als Reaktion auf ein Datenausgabefreigabesignal OEM, das von einer Ausgabesteuerschaltung 22 angelegt wird, aktiviert, puffert die internen Auslesedaten, die von der Ausleseschaltung 12 angelegt werden, in Synchronisation mit dem Taktsignal und leitet diese gepufferte Daten an den Daten-Eingabe/Ausgabe-Anschluß 21.

Die Ausgabesteuerschaltung 22 verzögert das Auslesebetriebaktivierungssignal READ, das von der Auslesesteuerschaltung 6 angelegt wird, für einen vorge­ schriebenen Zeitraum (CAS-Latenzzeit) zum Erzeugen des Datenausgabefrei­ gabesignals OEM. Die CAS-Latenzzeit zeigt die Anzahl von Zyklen des Takt­ signals CLK an, die nach dem Anlegen eines Lesebefehls (d. h. eines Satzes von Zuständen, durch den der Datenauslesebetrieb durch die externen Steuersignale ZRAS, ZCAS und ZWE bezeichnet wird) bis zum Erscheinen gültiger Daten DQ (Q) an dem Daten-Eingabe/Ausgabe-Anschluß 21 benötigt werden. Genauer gesagt, ein gültiger Wert erscheint an dem Eingabe/Ausgabe-An­ schluß 21 nach dem Ablauf der CAS-Latenzzeit nach dem Anlegen des Lese­ befehls.

Bei dieser Synchron-Halbleiterspeichervorrichtung werden die extern ange­ legten Steuersignale ZRAS, ZCAS und ZWE in Synchronisation mit dem externen Taktsignal CLK, das periodisch und wiederholt angelegt wird, zum Bezeichnen dieses internen Betriebs aufgenommen. Das Adreßsignal AD wird ebenfalls in Synchronisation mit dem Taktsignal CLK aufgenommen. Die interne Betriebszeitsteuerung wird durch das Taktsignal bestimmt, und die Dateneingabe und die Datenausgabe werden ebenfalls in Synchronisation mit dem Taktsignal CLK ausgeführt. Dementsprechend gibt es keine Notwendig­ keit, den Zeitsteuerungsspielraum für den Anstieg bzw. die Flanke der externen Steuersignale ZRAS, ZCAS und ZWE und ebenso für das Adreßsignal AD in Betracht zu ziehen (da die definierten Zeitabläufe dieser Signale zum Zeitpunkt des Anstieges des Taktsignals CLK bestimmt sind), so daß der in­ terne Betrieb mit einem schnelleren Zeitablauf bzw. einer schnelleren Zeit­ steuerung gestartet werden kann. Zusätzlich, da die Daten ebenfalls in Syn­ chronisation mit dem Taktsignal CLK ein- und ausgegeben werden, können die Daten mit einer größeren Geschwindigkeit ein- bzw. ausgegeben werden.

Fig. 11 ist eine Darstellung, die ein Beispiel einer Struktur der Auslesesteuer­ schaltung 6 in Fig. 10 zeigt. Unter Bezugnahme auf Fig. 11, die Auslesesteuer­ schaltung 6 weist einen Burstlängenzähler 6a, der als Reaktion auf das interne Auslesebetriebanweisungssignal R, das von dem Befehlsdekoder 4 angelegt wird, der in Fig. 10 gezeigt ist, zum Zählen des Taktsignals CLK auf eine vor­ bestimmte Anzahl (d. h. der Burstlänge) aktiviert wird, und ein Flip-Flop 6b, das als Reaktion auf die Aktivierung des internen Ausleseanweisungssignals R gesetzt und als Reaktion auf ein Rücksetzsignal RST (R), welches ein Hoch­ zählsignal von dem Burstlängenzähler 6a ist, zurückgesetzt wird, auf. Das Auslesebetriebaktivierungssignal READ wird von diesem Flip-Flop 6b ausge­ geben. Die Burstlänge, die in dem Burstlängenzähler 6a gezählt wird, zeigt die Anzahl der Daten an, die bei einem Daten lesen aufeinanderfolgend ausgelesen werden können, wenn ein Lesebefehl einmal angelegt worden ist.

Das Flip-Flop 6b weist einen Inverter 6ba, der das Auslesebetriebanweisungs­ signal R empfängt, einen Inverter 6bb, der das Schreibbetriebanweisungssignal W empfängt, eine NAND-Schaltung 6bc, die ein Ausgangssignal des Inverters 6ba an einem ihrer Eingänge empfängt, und eine NAND-Schaltung 6bd, die ein Ausgangssignal der NAND-Schaltung 6bc, ein Ausgangssignal des Inverters 6bb und das Rücksetzsignal RST (R), das von dem Burstlängenzähler 6a über einen Inverter 6be angelegt wird, auf. Ein Ausgangssignal der NAND-Schal­ tung 6bd wird an den anderen Eingang der NAND-Schaltung 6bc angelegt.

Das Schreibbetriebanweisungssignal W wird von dem Befehlsdekoder 4 auf den Anstieg des Taktsignals CLK hin erzeugt (d. h. aktiviert), wenn die ex­ ternen Steuersignale ZRAS, ZCAS und ZWE in vorbestimmte Zustände gesetzt sind und der Datenschreibbetrieb bezeichnet bzw. bestimmt ist. Das Auslese­ betriebaktivierungssignal READ wird von der NAND-Schaltung 6bc ausge­ geben. Diese Auslesesteuerschaltung 6 wird gesetzt, wenn das Auslesebetrieb-Anweisungssignal R aktiviert wird, und sie wird zurückgesetzt, wenn das Rücksetzsignal RST (R) von dem Burstlängenzähler 6a aktiviert wird. Dem­ entsprechend wird der Aktivierungszeitraum des Auslesebetriebaktivierungs­ signals READ durch die Burstlänge, die durch den Burstlängenzähler 6a ge­ zählt wird, bestimmt.

Fig. 12 zeigt ein Beispiel einer Struktur einer Schreibsteuerschaltung 8 aus Fig. 10. Unter Bezugnahme auf Fig. 12, die Schreibsteuerschaltung 8 weist eine Burstlängenzähler 8a, der auf die Aktivierung des Schreibanweisungs­ signals W zum Zählen einer Burstlänge aktiviert wird, und ein Flip-Flop 8b, das auf die Aktivierung des Schreibanweisungssignals W gesetzt und auf die Aktivierung des Rücksetzsignals RST (W) von dem Burstlängenzähler 8a zurückgesetzt wird, auf. Das interne Schreibbetriebaktivierungssignal WRITE wird von diesem Flip-Flop 8b ausgegeben.

Das Flip-Flop 8b weist einen Inverter 8ba, der das Schreibanweisungssignal W empfängt, einen Inverter 8bb, der das Ausleseanweisungssignal R empfängt, eine NAND-Schaltung 8bc, die ein Ausgangssignal des Inverters 8ba an ihrem einen Eingang empfängt, zum Ausgeben des Schreibbetriebaktivierungssignals WRITE, und eine NAND-Schaltung 8bd, die ein Ausgangssignal der NAND-Schaltung 8bc, ein Ausgangssignal des Inverters 8bb und das Rücksetzsignal RST (W) von dem Burstlängenzähler 8a, das über einen Inverter 8be angelegt wird, empfängt, auf. Ein Ausgangssignal dieser NAND-Schaltung 8bd wird an den anderen Eingang der NAND-Schaltung 8bc angelegt.

Der Burstlängenzähler 8a zählt die Burstlänge zu der Zeit, wenn ein Daten­ schreibbetrieb ausgeführt wird. Die Betriebsabläufe der Auslesesteuerschaltung 6 und der Schreibsteuerschaltung 8, die in den Fig. 11 bzw. 12 gezeigt sind, werden nun im folgenden unter Bezugnahme auf Fig. 13, die ein Zeitablauf­ diagramm für diese Betriebsabläufe ist, beschrieben. Es wird hier angenom­ men, daß die Burstlänge gleich 4 für sowohl die Lese- als auch die Schreibbe­ triebsabläufe ist.

In dem Zeitraum des Taktzyklus #0 ist ein aktiver Befehl bzw. Aktivierungs­ befehl (Speicherzellenauswahlbetriebsstartanweisungssignal) bereits geliefert. Die Zellauswahlschaltung 20 in der Synchron-Halbleiterspeichervorrichtung ist aktiviert und eine Speicherzelle wäre in einem ausgewählten Zustand in dem Speicherzellenfeld 1.

In Taktzyklus #1 wird ein Schreibbefehl angelegt, um so das Schreibbetrieban­ weisungssignal W von dem Befehlsdekoder 4 für einen vorgeschriebenen Zeit­ raum zu aktivieren. Als Reaktion auf diese Aktivierung des Schreibbetrieban­ weisungssignals W wird das Flip-Flop 8 gesetzt und das Schreibbetriebakti­ vierungssignal WRITE wird auf H-Niveau aktiviert. Zu dieser Zeit wird außerdem der Burstlängenzähler 8a zum Starten des Zählbetriebes des Taktsig­ nals CLK aktiviert. Entsprechend dieses Schreibbefehls wählt eine Spal­ tenauswahlschaltung, die in der Zellenauswahlschaltung 20 enthalten ist, eine Spalte der Speicherzellen aus. Die Eingabepufferschaltung 14 nimmt einen externen Schreibwert DQ (D0), der an den Daten-Eingabe/Ausgabe-Anschluß 21 angelegt ist, auf und liefert diesen Wert an die Schreibschaltung 10. Die Schreibschaltung 10 ist als Reaktion auf das Schreibbetriebaktivierungssignal WRITE zum Schreiben des Schreibwertes von dieser Eingabepufferschaltung 14 in eine ausgewählte Speicherzelle des Speicherfeldes 1 aktiviert. Während des Zeitraums, in dem dieses Schreibbetriebaktivierungssignal WRITE aktiviert ist, schreibt die Schreibschaltung 10 aufeinanderfolgend die von der Eingabepufferschaltung 14 angelegten Schreibdaten in Synchronisation mit dem Taktsignal CLK in ausgewählte Speicherzellen des Speicherfeldes 1.

In Taktzyklus #5 wird das Rücksetzsignal RST (W) von dem Burstlängenzähler 8a aktiviert und das Schreibbetriebaktivierungssignal WRITE wird auf L-Ni­ veau zurückgesetzt. In diesem Taktzyklus #5 ist kein externer Schreibwert angelegt und derart ist der Schreibbetrieb dieser Schreibschaltung 10 unter­ bunden, selbst wenn die Eingabepufferschaltung 14 entsprechend des Takt­ signals CLK arbeitet, um so das Schreiben eines undefinierten Wertes zu ver­ hindern. Genauer gesagt schreibt in dem Datenschreibzyklus, die Schreib­ schaltung 10 intern den Wert von der Eingabepufferschaltung 14 in eine ausgewählte Speicherzelle des Speicherfeldes 1 mit einer Verzögerung von 1 Taktzyklus pro jeweiligen Datenschreiben.

In Taktzyklus #7 wird, wenn ein Lesebefehl angelegt wird, das interne Aus­ leseanweisungssignal R von dem Befehlsdekoder 4 so aktiviert, daß es für einen vorgeschriebenen Zeitraum das H-Niveau erreicht, und als Reaktion auf diese Aktivierung wird das Flip-Flop 6b gesetzt, um das Auslesebetriebakti­ vierungssignal READ zum Erreichen des H-Niveaus zu aktivieren. Als Reak­ tion auf diese Aktivierung des Auslesebetriebaktivierungssignals READ wird ein Auswahlbetrieb für eine Speicherzelle in dem Speicherfeld 1 ausgeführt, und der Wert dieser ausgewählten Speicherzelle wird durch die Ausleseschal­ tung 12 ausgelesen.

Die Ausgabesteuerschaltung 22 verzögert dieses Auslesebetriebaktivierungs­ signal READ für einen vorgeschriebenen Zeitraum (CAS-Latenzzeit, d. h. einen Taktzyklus) und aktiviert das Datenausgabefreigabesignal OEM zum Erreichen des H-Niveaus. Die Ausgabepufferschaltung 16 wird als Reaktion auf diese Aktivierung des Datenausgabefreigabesignals OEM aktiviert und leitet den Wert bzw. die Daten, die aufeinanderfolgend von der Ausleseschaltung 12 aus­ gelesen werden, zu dem Daten-Eingabe/Ausgabe-Anschluß 21. Dement­ sprechend werden von Taktzyklus #9 an aufeinanderfolgend Daten Q0, Q1, Q2 und Q3 ausgelesen.

Nachdem der Burstlängenzähler 6a das Taktsignal CLK 4-mal gezählt hat, wird das Rücksetzsignal RST (R) zum Erreichen des H-Niveaus in Taktzyklus #11 aktiviert. Derart wird die Ausleseschaltung 12 deaktiviert. Zu dieser Zeit ist das Datenausgabefreigabesignal OEM immer noch in einem aktivierten Zustand auf H-Niveau und in Taktzyklus #12 wird der Wert Q3 über die Ausgabepuf­ ferschaltung 16 an den Daten-Eingabe/Ausgabe-Anschluß 21 ausgegeben. Nach diesem Auslesen des Wertes Q3 wird das Datenausgabefreigabesignal OEM in Taktzyklus #12 deaktiviert.

Zu dieser Zeit dieses Datenauslesens wird der Zeitraum zwischen dem Anlegen eines Lesebefehls und der ersten Ausgabe eines gültigen Wertes, d. h. der Zeit­ raum zwischen dem Taktzyklus #7 und dem Taktzyklus #9, die CAS-Latenz­ zeit genannt.

Durch den oben beschriebenen Betrieb wird es möglich gemacht, aufeinander­ folgend in Synchronisation mit dem Taktsignal CLK vier Daten (Burstlänge 4) einzugeben oder auszugeben.

Wie in den Fig. 11 und 12 gezeigt ist, sind in der Auslesesteuerschaltung 6 bzw. der Schreibsteuerschaltung 8 Burstlängenzähler vorgesehen. Das Rück­ setzen des Flip-Flops 6b wird durch das interne Schreibanweisungssignal W ebenso wie durch das Rücksetzsignal RST (R) aus dem folgenden Grund aus­ geführt. Falls ein Schreibbefehl angelegt wird, nachdem der Lesebefehl ange­ legt ist, und der Datenschreibbetrieb gestartet wird, bevor der Burstlängenzäh­ ler 6a das Zählen der Burstlänge vervollständigt hat, muß die Ausleseschaltung 12 deaktiviert wird, um so den Datenauslesebetrieb zu stoppen. Zusätzlich wird das Rücksetzen des Flip-Flops 8b durch das Ausleseanweisungssignal R ebenso wie durch das Rücksetzsignal RST (W) in der Schreibsteuerschaltung 8, die in Fig. 12 gezeigt ist, aus den folgenden Grund ausgeführt. Nachdem der Schreibbefehl angelegt ist, muß, falls ein Lesebefehl neuerlich angelegt wird, bevor der Burstlängenzähler 8a das Zählen der Burstlänge beendet hat, diese Schreibschaltung 10 deaktiviert werden, um so den Datenschreibbetrieb zu stoppen. Der oben beschriebene Betrieb, bei dem ein Befehl, der ein unter­ schiedlichen Zugriffsmodus bestimmt bzw. bezeichnet, vor einer Eingabe oder Ausgabe des Burstlängenwertes geliefert wird, wird als eine Unterbrechung (Interrupt) bezeichnet.

Zusätzlich zu solchen Situationen kann es einen Unterschied zwischen der Burstlänge zur Zeit des Auslesebetriebes und der Burstlänge zur Zeit des Schreibbetriebes geben. Zum Aufnehmen eines solchen Unterschiedes sind entsprechende Steuerschaltungsanordnungen für den Datenauslesebetrieb und für den Datenschreibbetrieb separat vorgesehen.

Jedoch sind, wie in den Fig. 11 und 12 gezeigt ist, die Auslesesteuerschaltung 6 und die Schreibsteuerschaltung 8 mit Burstlängenzählern 6a und 8a vorgese­ hen. Diese Burstlängenzähler 6a und 8a werden im allgemeinen aus Taktschie­ beschaltungen ausgebildet, die das Auslesebetriebanweisungssignal R oder das Schreibbetriebanweisungssignal W in Synchronisation mit dem Taktsignal CLK verschieben und die eine relativ große Fläche einnehmen bzw. belegen. Dementsprechend ist, wenn die Burstlängenzähler 6a und 8a entsprechend in der Auslesesteuerschaltung 6 und der Schreibsteuerschaltung 8 vorgesehen sind, die Fläche, die durch den Abschnitt zum Steuern des Daten-Eingabe/ Ausgabe-Betriebs belegt wird, groß gemacht, was ein signifikanter Nachteil für die Verwirklichung einer hochgradig integrierten Synchron-Halbleiter­ speichervorrichtung, die nur eine kleine Fläche einnimmt, ist.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Synchron-Halbleiter­ speichervorrichtung anzugeben, die einen Abschnitt zum Steuern eines internen Daten-Schreib/Lese-Betriebs aufweist, der nur eine kleine Fläche einnimmt.

Diese Aufgabe wird gelöst durch eine Synchron-Halbleiterspeichervorrichtung nach Anspruch 1.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Synchron-Halbleiterspeichervorrichtung weist ein Ausleseanweisungs­ signal-Erzeugungsmittel, das auf ein extern angelegtes Ausleseanweisungs­ signal mit dem Erzeugen eines internen Ausleseanweisungssignal in Synchronisation mit einem Taktsignal reagiert, eine Schaltungsanordnung, die auf ein extern angelegtes Schreibanweisungssignal mit dem Erzeugen eines internen Schreibanweisungssignal in Synchronisation mit einem Taktsignal reagiert, eine Ausleseaktivierungsschaltungsanordnung, die auf das interne Ausleseanweisungssignal mit dem Aktivieren eines internen Auslesebetrieb­ aktivierungssignals reagiert, eine Schreibaktivierungsschaltungsanordnung, die auf das interne Schreibanweisungssignal mit dem Aktivieren eines internen Schreibbetriebaktivierungssignals reagiert, und eine Rücksetzschaltungs­ anordnung, die zum Empfangen von sowohl dem internen Ausleseanweisungs­ signal als auch dem internen Schreibanweisungssignal verbunden ist, die als Reaktion auf die Aktivierung von einem der Signale, dem internen Auslese­ anweisungssignal oder dem internen Schreibanweisungssignal, aktiviert wird, auf. Die Rücksetzschaltungsanordnung zählt die Taktsignale und legt Rück­ setzsignale an sowohl die Ausleseaktivierungsschaltungsanordnung als auch die Schreibaktivierungsschaltungsanordnung an, so daß sowohl die Auslesebe­ triebsaktivierungsschaltungsanordnung als auch die interne Schreibbetriebs­ aktivierungsschaltungsanordnung deaktiviert werden, wenn der gezählte Wert einen vorbestimmten Wert erreicht.

Die Synchron-Halbleiterspeichervorrichtung weist weiter ein Logikgatter zum Erhalten einer logischen Summe des internen Ausleseanweisungssignals und des internen Schreibanweisungssignals, eine Taktschiebeschaltung zum Ver­ schieben eines Ausgabesignals von diesem Logikgatter in Synchronisation mit einem Taktsignal, einer Schaltungsanordnung zum Koppeln eines Ausgabe­ knotens der Taktschiebeschaltung, der einem ersten vorbestimmten Wert entspricht, mit einem Rücksetzausgangsanschluß als Reaktion auf die Akti­ vierung des internen Auslesebetriebanweisungssignals, und eine Schaltungs­ anordnung zum Koppeln eines Ausgabeknotens der Taktschiebeschaltung, der einem zweiten vorbestimmten Wert entspricht, mit dem Rücksetzausgabe­ anschluß als Reaktion auf die Aktivierung des internen Ausleseanweisungs­ signals auf.

Ein Signal zum Zurücksetzen des internen Auslesebetriebaktivierungssignals und des internen Schreibbetriebaktivierungssignals wird von diesem Rück­ setzausgabeanschluß so ausgegeben, daß es der internen Ausleseaktivierungs­ schaltungsanordnung und der internen Schreibaktivierungsschaltungsanordung geliefert wird.

Durch das Vorsehen der Rücksetzschaltungsanordnung, die gemeinsam für so­ wohl den internen Auslesebetrieb als auch den internen Schreibbetrieb ver­ wendet wird, wird die Anzahl der internen Komponenten des Daten- Schreib/Lese-Steuerabschnitts reduziert, und dementsprechend kann die von der Schaltungsanordnung eingenommene Fläche reduziert werden.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der Er­ findung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Struktur eines Hauptabschnittes einer Synchron-Halbleiter­ speichervorrichtung entsprechend Ausführungsform 1 der vorliegenden Erfindung;

Fig. 2 ein Beispiel einer Struktur einer Eingabepufferschaltung aus Fig. 1;

Fig. 3A und 3B Strukturen eines Lesebefehlsdekoders bzw. eines Schreib­ befehlsdekoders, die in einem Befehlsdekoder aus Fig. 1 enthalten sind;

Fig. 4 eine spezifische Struktur eines Burstlängenzählers, einer Lesesteuer- Flip-Flop-Schaltung und einer Schreibsteuer-Flip-Flop-Schaltung aus Fig. 1;

Fig. 5 ein Zeitablaufdiagramm zum Darstellen des Betriebs der in Fig. 4 ge­ zeigten Struktur;

Fig. 6 ein Beispiel einer spezifischen Struktur des Burstlängenzählers aus Fig. 4;

Fig. 7A eine Struktur der Flip-Flop-Schaltung aus Fig. 6;

Fig. 7B ein Zeitablaufdiagramm zum Darstellen des Betriebes des Burstlän­ genzählers aus Fig. 6;

Fig. 8 eine Struktur des Burstlängenauswahlsignal-Erzeugungsabschnittes aus Fig. 6;

Fig. 9 eine Struktur eines Hauptabschnittes einer Synchron-Halbleiterspei­ chervorrichtung entsprechend Ausführungsform 3 der vorliegenden Er­ findung;

Fig. 10 eine schematische Darstellung, die eine Gesamtstruktur einer Syn­ chron-Halbleiterspeichervorrichtung zeigt;

Fig. 11 eine Struktur einer Auslesesteuerschaltung aus Fig. 10;

Fig. 12 eine Struktur einer Schreibsteuerschaltung aus Fig. 10; und

Fig. 13 ein Zeitablaufdiagramm zum Darstellen des Betriebes der Synchron-Halbleiterspeichervorrichtung aus Fig. 10.

Ausführungsform 1

Fig. 1 ist eine Darstellung, die eine Struktur eines Hauptteils eines einer Syn­ chron-Halbleiterspeichervorrichtung entsprechend Ausführungsform 1 der vorliegenden Erfindung zeigt. Nur die Struktur, die interne Daten- Schreib/Lese-Steuerabschnitte aufweist, ist in Fig. 1 gezeigt. Andere Abschnitte der Struktur sind ähnlich zu denjenigen der in Fig. 10 gezeigten Struktur bzw. entsprechen diesen.

Unter Bezugnahme auf Fig. 1, die Synchron-Halbleiterspeichervorrichtung weist eine Eingabepufferschaltung 2 zum Aufnehmen externer Steuersignale ZRAS, ZCAS und ZWE in Synchronisation mit einem Taktsignal CLK zum Er­ zeugen eines internen Steuersignals, einen Befehlsdekoder 4 zum Dekodierern des internen Steuersignals, das von dieser Eingabepufferschaltung 2 ausgege­ ben wird, einen Burstlängenzähler 30, der auf eine Aktivierung von einem Sig­ nal, dem internen Ausleseanweisungssignal R oder dem internen Schreiban­ weisungssignal W, reagiert und zum Zählen des Taktsignals CLK aktiviert wird, eine Lesesteuerungs-Flip-Flop-Schaltung 32, die als Reaktion auf die Aktivierung des Auslesebetriebanweisungssignals R von dem Befehlsdekoder 4 gesetzt und als Reaktion auf irgendein Signal, das interne Schreibanweisungs­ signal W oder das von dem Burstlängenzähler 30 ausgegebene Rücksetzsignal RST, zurückgesetzt wird, und eine Schreibsteuerungs-Flip-Flop-Schaltung 34, die als Reaktion auf die Aktivierung des internen Schreibanweisungssignals W gesetzt und als Reaktion auf die Aktivierung des Rücksetzsignals RST von dem Burstlängenzähler 30 oder des internen Auslesebetriebanweisungssignals R von dem Befehlsdekoder zurückgesetzt wird, auf.

Ein internes Auslesebetriebaktivierungssignal READ wird von der Lesesteue­ rungs-Flip-Flop-Schaltung 32 ausgegeben und an die Auslesesteuerschaltung, die nicht gezeigt ist, angelegt. Ein internes Schreibbetriebsaktivierungssignal WRITE wird von der Schreibsteuerungs-Flip-Flop-Schaltung 34 ausgegeben und an eine nicht gezeigte Schreibschaltung angelegt.

Durch Vorsehen des Burstlängenzählers 30, der gemeinsam für den internen Datenlesebetrieb und den internen Datenschreibbetrieb, wie es in Fig. 1 gezeigt ist, verwendet wird, können sowohl die interne Lesebetriebssteuerung als auch die interne Datenschreibbetriebssteuerung durch einen einzelnen Burstlängenzähler 30 ausgeführt werden, so daß die belegte Fläche reduziert werden kann.

Fig. 2 zeigt ein Beispiel einer Struktur einer Eingabepufferschaltung 2 aus Fig. 1. In Fig. 2 ist der Abschnitt des RAS-Puffers zum Empfangen eines Zeilen­ adreßtaktsignals ZRAS, welches ein externes Steuersignal ist, gezeigt. Puffer­ schaltungen einer Struktur, die ähnlich zu der in Fig. 2 gezeigten ist, sind ebenfalls für die externen Steuersignale ZCAS bzw. ZWE vorgesehen.

Unter Bezugnahme auf Fig. 2, der RAS-Puffer weist einen Inverter 2a, der das externe Steuersignal ZRAS empfängt, ein NAND-Gatter 2b, das das Taktsignal CLK und ein Ausgangssignal des Inverters 2a empfängt, eine Pulserzeugungs­ schaltung 2c, die auf den Abfall eines Ausgangssignals von dem NAND-Gatter 2b mit dem Erzeugen eines Einmalpulssignals reagiert, und einen Inverter 2b, der ein Ausgangssignal von der Pulserzeugungsschaltung 2c empfängt, auf. Ein internes Steuersignal RAS0 wird von der Pulserzeugungsschaltung 2c ausge­ geben, und ein internes Steuersignal ZRAS0 wird von dem Inverter 2d ausge­ geben.

Bei der in Fig. 2 gezeigten Struktur wird, wenn das externe Zeilenadreßtakt­ signal ZRAS auf ein L-Niveau zur Zeit des Abfallens des Taktsignals CLK ge­ setzt ist, das Ausgangssignal des NAND-Gatters 2b das L-Niveau erreichen und ein Einmalpulssignal auf H-Niveau wird von der Pulserzeugungsschaltung 2c ausgegeben. Wenn das externe Zeilenadreßtaktsignal ZRAS zum Zeitpunkt des Anstieges des Taktsignals CLK auf H-Niveau ist, wird das Ausgangssignal von der NAND-Schaltung 2b auf H-Niveau gehalten und das Ausgangssignal von der Pulserzeugungsschaltung 2c wird auf L-Niveau gehalten.

Dementsprechend wird, falls das externe Zeilenadreßtaktsignal beim Abfallen des Taktsignals CLK auf L-Niveau ist, das interne Steuersignal RAS0 für einen vorgeschriebenen Zeitraum auf H-Niveau sein, während das interne Steuersignal ZRAS0 für einen vorgeschriebenen Zeitraum auf L-Niveau ist. Falls das externe Zeilenadreßtaktsignal ZRAS beim Anstieg des Taktsignals CLK auf H-Niveau ist, ist das interne Steuersignal RAS0 auf L-Niveau, während das interne Steuersignal ZRAS0 auf H-Niveau ist.

Die Fig. 3A bzw. 3B zeigen die Strukturen der Lesebefehldekoderschaltung und der Schreibbefehldekoderschaltung, die in dem Befehlsdekoder 4 aus Fig. 1 enthalten sind. Unter Bezugnahme auf Fig. 3A, die Lesebefehldekoder­ schaltung 4r ist aus einer UND-Schaltung gebildet, die die internen Steuer­ signale ZRAS0, CAS0 und ZWE0, die von dem Eingangspuffer 2 angelegt werden, empfängt. Das interne Ausleseanweisungssignal R wird auf H-Niveau aktiviert, wenn alle internen Steuersignale ZRAS0, CAS0 und ZWE auf H-Niveau sind. Genauer gesagt, ein Lesebefehl, der einen Datenauslesebetrieb anweist, wird angelegt, wenn die externen Steuersignale ZRAS und ZWE beim Anstieg des Taktsignals CLK auf H-Niveau gehalten sind und das externe Spaltenadreßtaktsignal ZCAS beim Anstieg des Taktsignals CLK auf L-Niveau gesetzt ist.

Unter Bezugnahme auf Fig. 3B, eine Schreibbefehldekoderschaltung 4b wird aus einer UND-Schaltung gebildet, die die internen Steuersignale ZRAS0, CAS0 und WE0, die von der Eingangspufferschaltung 2 angelegt werden, empfängt. Das interne Schreibanweisungssignal W wird auf H-Niveau aktiviert, wenn alle internen Steuersignale ZRAS0, CAS0 und WE0 auf H-Niveau sind. Genauer gesagt, ein Schreibbefehl, der einen Datenschreibbetrieb anweist, wird angelegt, wenn das externe Zeilenadreßtaktsignal ZRAS auf H-Niveau gesetzt ist und die verbleibenden externen Steuersignale ZCAS und ZWE beim Anstieg des Taktsignals CLK beide auf L-Niveau gesetzt sind.

Der Lesebefehl und der Schreibbefehl werden beide durch Einstellen des externen Spaltenadreßtaktsignals ZCAS auf L-Niveau angelegt. Dement­ sprechend wird, wenn diese Schreib- und Lesebefehle angelegt sind, ein Spal­ tenauswahlbetrieb intern ausgeführt. Dann wird ein Schreiben oder Lesen der Daten für die bzw. aus den Speicherzellen in der ausgewählten Spalte ausge­ führt. Ein Aktivierungsbefehl, der den Start des Auswahlbetriebs einer Spei­ cherzelle in einem Speicherfeld anweist, wird durch eine nicht gezeigte Ak­ tivierungsbefehldekoderschaltung detektiert. Im dem Fall dieses Aktivierungs­ befehls wird das externe Zeilenadreßtaktsignal ZRAS beim Anstieg des Taktsignals CLK auf L-Niveau gesetzt und der Start eines internen Be­ triebsablaufes wird angewiesen.

Fig. 4 ist eine Darstellung, die die spezifische Struktur des Burstlängenzählers 30, der Lesesteuerungs-Flip-Flop-Schaltung 32 und der Schreibsteuerungs- Flip-Flop-Schaltung 34 zeigt. Unter Bezugnahme auf Fig. 4, der Burstlängen­ zähler 30 weist eine ODER-Schaltung 30a, die das interne Ausleseanwei­ sungssignal R ebenso wie das interne Schreibanweisungssignal W empfängt, und eine Burstlängenzählerschaltung 30b, die als Reaktion auf die Aktivierung eines Ausgangssignals der ODER-Schaltung 30a zum Zählen einer voreinge­ stellten Burstlänge aktiviert wird, auf.

Wenn diese Burstlängenzählerschaltung 30b bei Aktivierung das Taktsignal CLK für eine Anzahl von Malen gezählt hat, die durch die Burstlänge bestimmt sind, wird das Rücksetzsignal RST zum Erreichen des H-Niveaus aktiviert.

Die Lesesteuerungs-Flip-Flop-Schaltung 32 weist einen Inverter 32a, der das interne Ausleseanweisungssignal R empfängt, einen Inverter 32b, der das interne Schreibanweisungssignal W empfängt, einen Inverter 32c, der das Rücksetzsignal RST von dem Burstlängenzähler 30 empfängt, eine NAND-Schaltung 32d, die in Ausgangssignal von dem Inverter 32a an ihrem einen Eingang empfängt, und eine NAND-Schaltung 32e, die die Ausgangssignale von der NAND-Schaltung 32d, dem Inverter 32b und dem Inverter 32c emp­ fängt, auf.

Das Ausgangssignal der NAND-Schaltung 32e wird an den anderen Eingang der NAND-Schaltung 32d angelegt. Das interne Auslesebetriebaktivierungs­ signal READ wird von der NAND-Schaltung 32d ausgegeben.

Die Schreibsteuerungs-Flip-Flop-Schaltung 34 weist einen Inverter 34a, der das interne Schreibanweisungssignal W empfängt, einen Inverter 34b, der das interne Ausleseanweisungssignal R empfängt, einen Inverter 34c, der das Rücksetzsignal RST empfängt, eine NAND-Schaltung 34d, die ein Ausgangs­ signal von dem Inverter 34a an ihrem einen Eingang empfängt, und eine NAND-Schaltung 34e, die die Ausgangssignale der NAND-Schaltung 34d, des Inverters 34b und des Inverters 34c empfängt, auf.

Das Ausgangssignal der NAND-Schaltung 34e wird an den anderen Eingang der NAND-Schaltung 34d angelegt. Das interne Schreibbetriebaktivierungs­ signal WRITE wird von der NAND-Schaltung 34d ausgegeben. Um eine Be­ schreibung des Betriebs der in Fig. 4 gezeigten Struktur zu geben, wird Bezug auf das Zeitablaufdiagramm aus Fig. 5 genommen.

Ein Aktivierungsbefehl wird in einem Taktzyklus vor dem Taktzyklus #0 geliefert, um so die Synchron-Halbleiterspeichervorrichtung zu aktivieren, und der Betrieb des Auswählens einer Speicherzelle wird gestartet.

In Taktzyklus #1 wird ein Schreibbefehl geliefert, so daß das interne Schreib­ anweisungssignal W von der Schreibbefehldekoderschaltung 4, die in Fig. 3B gezeigt ist, so aktiviert wird, daß es für einen vorgeschriebenen Zeitraum ein H-Niveau erreicht. Danach erreicht als Reaktion auf diese Aktivierung des internen Schreibanweisungssignals W das Ausgangssignal des Inverters 34a in der Schreibsteuerungs-Flip-Flop-Schaltung 34 das L-Niveau und das interne Schreibbetriebaktivierungssignal WRITE, das von der NAND-Schaltung 34d ausgegeben wird, wird so aktiviert, daß es das H-Niveau erreicht (in anderen Worten, die Schreibsteuerungs-Flip-Flop-Schaltung 34 wird gesetzt).

In dem Burstlängenzähler 30 erreicht das Ausgangssignal der ODER-Schaltung 30a das H-Niveau als Reaktion auf diese Aktivierung des Schreibanweisungs­ signals W und die Burstlängenzählerschaltung 30b wird zum Zählen des Takt­ signals CLK aktiviert. Ein Schreibwert D0, der an eine nicht gezeigte Daten­ eingabepufferschaltung angelegt ist, wird über den Dateneingangspuffer an die Schreibschaltung geliefert. Durch die Schreibschaltung, die als Reaktion auf dieses Schreibbetriebaktivierungssignal WRITE aktiviert worden ist, werden Daten D0, D1, D2 und D3, die aufeinanderfolgend während den Taktzyklen #1 bis #4 geliefert worden sind, entsprechend in die ausgewählten Speicherzellen in dem Speicherzellenfeld mit einer vorbestimmten Abfolge geschrieben.

Wie oben beschrieben worden ist, wird, wenn der Schreibbefehl geliefert wird, der Spaltenauswahlbetrieb des Auswählens einer entsprechenden Speicherzelle aus den Speicherzellen, der entsprechend des Aktivierungsbefehls ausgewählt ist, in dem Speicherzellenfeld parallel zu dem Datenschreibbetrieb ausgeführt.

Wenn die Burstlängenzählerschaltung 30b die Burstlänge (welche in der in Fig. 5 gezeigten Struktur 4 ist) gezählt hat, wird das Rücksetzsignal RST zum Er­ reichen des H-Niveaus in Taktzyklus #5 aktiviert. Als Reaktion wird die Schreibsteuerungs-Flip-Flop-Schaltung 34 zurückgesetzt und das interne Schreibbetriebaktivierungssignal WRITE wird zum Erreichen des L-Niveaus deaktiviert. Genauer gesagt, erreicht das Ausgangssignal des Inverters 34c das L-Niveau, das Ausgangssignal der NAND-Schaltung 34e erreicht das H-Niveau, und als Reaktion erreicht das Ausgangssignal WRITE der NAND-Schaltung 34d das L-Niveau. (Zu diesem Zeitpunkt hat das Ausgangssignal des Inverters 34a das H-Niveau bereits erreicht.) Intern wird ein Wert in die aus­ gewählte Speicherzelle in Synchronisation mit dem Anstieg des Taktsignals CLK auf die Aktivierung des Schreibbetriebaktivierungssignals WRITE ge­ schrieben, und das Schreiben der Schreibdaten D0 bis D3 ist zum Zeitpunkt des Anstiegs des Taktsignals CLK in Taktzyklus #5 vervollständigt.

Ein Lesebefehl wird in Taktzyklus #7 angelegt, und als Reaktion wird das in­ terne Ausleseanweisungssignal R von der Lesebefehldekoderschaltung 4r, die in Fig. 3A gezeigt ist, so aktiviert, daß es für einen vorgeschriebenen Zeitraum ein H-Niveau erreicht. Derart wird die Lesesteuerungs-Flip-Flop-Schaltung 32 gesetzt und das Auslesebetriebsaktivierungssignal READ wird zum Er­ reichen des H-Niveaus aktiviert. In anderen Worten, das Ausgangssignal des Inverters 32a erreicht das L-Niveau und das Auslesebetriebaktivierungssignal READ, das von der NAND-Schaltung 32d ausgegeben wird, erreicht das H-Niveau. In dem Burstlängenzähler 30 erreicht das Ausgangssignal der ODER-Schaltung 30a das H-Niveau als Reaktion auf die Aktivierung des Auslesean­ weisungssignals R und die Burstlängenzählerschaltung 30b wird aktiviert und der Zählbetrieb des Taktsignals CLK wird gestartet.

Als Reaktion auf diese Aktivierung des Auslesebetriebaktivierungssignals READ wird eine nicht gezeigte Ausleseschaltung aktiviert und ein Wert aus der ausgewählten Speicherzelle wird ausgelesen. Auslesedaten Q0 bis Q3 werden aufeinanderfolgend ausgegeben, beginnend von Taktzyklus #9, der nach dem Ablauf einer vorbestimmten CAS-Latenzzeit (die in Fig. 5 gleich 2 ist) kommt.

Wenn die Burstlängenzählerschaltung 30b die Taktsignale 4-mal, was der Burstlänge entspricht, gezählt hat, wird das Rücksetzsignal RST zum Erreichen des H-Niveaus in Taktzyklus #11 aktiviert, so daß die Lesesteuerungs-Flip-Flop-Schaltung 32 zurückgesetzt und das Auslesebetriebaktivierungssignal READ zum Erreichen des L-Niveaus deaktiviert wird. Genauer gesagt, das Ausgangssignal des Inverters 32c erreicht das L-Niveau, das Ausgangssignal der NAND-Schaltung 32e erreicht das H-Niveau, und das Auslesebetrieb­ aktivierungssignal READ, das von der NAND-Schaltung 32d ausgegeben wird, erreicht das L-Niveau. Die Datenausgabepufferschaltung ist immer noch aktiv (siehe Fig. 10), und in Taktzyklus #12 wird der Lesebetrieb auf das Auslesen des Wertes Q3 hin vervollständigt.

Wie oben beschrieben wurde kann der Burstlängenzähler 30 ein akkurates Lesen und Schreiben von Daten entsprechend des internen Ausleseanweisungs­ signals und des internen Schreibanweisungssignals wie bei dem eingangs be­ schriebenen Beispiel bewirken, selbst wenn er so vorgesehen ist, daß er ge­ meinsam sowohl für die interne Datenschreibbetriebssteuerung und die interne Datenlesebetriebssteuerung verwendet wird. Insbesondere kann durch Ver­ wenden des Burstlängenzählers 30 gemeinsam für sowohl Datenschreib- als auch Datenlesebetriebsabläufe die Layoutfläche dieses Datenlese- und Daten­ schreibsteuerabschnitts reduziert werden.

Bei der in Fig. 4 gezeigten Struktur wird das interne Schreibanweisungssignal W an die Lesesteuerungs-Flip-Flop-Schaltung 32 als ein Rücksetzsignal an­ gelegt, um so den Lesebetrieb zu vervollständigen, wenn ein Schreibbefehl während des Datenlesebetriebs geliefert wird. Ähnlich wird das interne Aus­ leseanweisungssignal R an die Schreibsteuerungs-Flip-Flop-Schaltung 34 als ein Rücksetzsignal angelegt, um den Datenschreibbetrieb zu vervollständigen, wenn ein Lesebefehl zum Anweisen eines Datenauslesebetriebs vor der Ver­ vollständigung eines Burstlängendatenschreibens angelegt wird.

Es ist zu bemerken, daß das Rücksetzsignal RST von dem Burstlängenzähler 30 durch die Inverter 32c bzw. 34c invertiert wird, um an die Lesesteuerungs- Flip-Flop-Schaltung 32 und die Schreibsteuerungs-Flip-Flop-Schaltung 34 in der in Fig. 4 gezeigten Struktur geliefert zu werden. Dieses wird gemacht, um die Ausgangstreiberfähigkeit des Burstlängenzählers 30 zu reduzieren, um die Ausgangslast zu reduzieren. Nachdem dieses Rücksetzsignal RST von dem Burstlängenzähler 30 invertiert ist, kann jedoch das invertierte Rücksetzsignal an die Rücksetzeingänge des Lesesteuerungs-Flip-Flops 32 und das Schreib­ steuerungs-Flip-Flops 34 angelegt werden.

Derart ist es in Übereinstimmung mit Ausführungsform 1 der vorliegenden Er­ findung möglich gemacht, da der Burstlängenzähler gemeinsam für sowohl den Datenlesebetrieb als auch den Datenschreibbetrieb verwendet wird, die Lay­ outfläche des internen Daten-Schreib/Lese-Steuerabschnitts zu reduzieren.

Ausführungsform 2

Fig. 6 zeigt eine Struktur eines Hauptabschnitts einer Synchron-Halbleiter­ speichervorrichtung entsprechend Ausführungsform 2 der vorliegenden Erfin­ dung. In Fig. 6 ist die Struktur des Burstlängenzählers 30 gezeigt.

Unter Bezugnahme auf Fig. 6, eine Burstlängenzählerschaltung 30b weist einen Inverter IV zum Invertieren eines Ausgangssignals R/W von einer ODER-Schaltung 30a, eine Taktschiebeschaltung 40 zum aufeinanderfolgenden Über­ tragen des Ausgangssignals R/W der ODER-Schaltung 30a und eines Aus­ gangssignals des Inverters IV entsprechend der Taktsignale CLK und ZCLK, eine Ausgabeauswahlschaltung 42 zum Auswählen einer Ausgabe dieser Takt­ schiebeschaltung 40 entsprechend eines Burstlängeneinstellwertes BR für ein Datenlesen und eines Burstlängeneinstellwertes BW für ein Datenschreiben, einen 3-Zustand-Inverter-Puffer 43w, der auf die Aktivierung des Schreibbe­ triebaktivierungssignal WRITE zum Invertieren des durch die Ausgabeaus­ wahlschaltung 42 ausgewählten Signals zum Erzeugen eines Rücksetzsignals RST aktiviert wird, und einen 3-Zustands-Inverter-Puffer 43r, der auf die Aktivierung des Auslesebetriebaktivierungssignals READ zum Invertieren des von der Ausgabeauswahlschaltung 42 angelegten Signals zum Ausgeben eines Rücksetzsignals RST aktiviert wird, auf.

Die Ausgabeabschnitte der 3-Zustand-Inverter-Puffer 43w und 43r sind mit einer Signalleitung 44 gekoppelt bzw. verbunden. Diese Signalleitung 44 ist mit dem Rücksetzeingang der Lesesteuerungs-Flip-Flop-Schaltung 32 und der Schreibsteuerungs-Flip-Flop-Schaltung 34, die zuvor in Ausführungsform 1 gezeigt wurden, gekoppelt bzw. verbunden.

Die Taktschiebeschaltung 40 weist n-Flip-Flops FF1 bis FFn, die kaskadiert sind, auf. Die Flip-Flops FF1, FF3, . . . FFn-1 der ungeradzahligen Stufen übertragen die angelegten Daten in Synchronisation mit dem Taktsignal CLK. Die Flip-Flops FF2, FF4, . . . FFn der geradzahligen Stufen übertragen das angelegte Signal in Übereinstimmung mit dem Taktsignal ZCLK. Zwei be­ nachbarte Flip-Flops (z. B. FF1 und FF2) implementieren eine Verzögerung von einem Taktzyklus.

Die Ausgabeauswahlschaltung 42 weist 3-Zustands-Inverter-Puffer 42w1, 42w2, . . ., 42wm, die an den Ausgabeabschnitten der Flip-Flops der geradzah­ ligen Stufen, gezählt von Flip-Flop FF4 an, vorgesehen sind, die als Reaktion auf Schreibburstlängeneinstellsignale BW1, BW2, . . . BWm zum Ausgeben einer Invertierung eines Signals an dem entsprechenden Ausgangsquoten, wenn sie aktiviert sind, aktiviert werden, und 3-Zustands-Inverter-Puffer 42r1, 42r2, . . . 42rm, die mit den Ausgangsabschnitten der Flip-Flops der geradzah­ ligen Stufen, gezählt von Flip-Flop FF4 an, verbunden sind, die auf die Ak­ tivierung von Leseburstlängeneinstellsignalen BR1, BR2, . . ., BRm zum Aus­ geben einer Invertierung eines Signals an dem Ausgangsknoten an dem ent­ sprechenden Flip-Flop aktiviert werden, auf.

Die Ausgangsabschnitte der 3-Zustands-Inverter-Puffer 42w1 bis 42wm sind gemeinsam mit dem Eingangsabschnitt des 3-Zustands-Inverter-Puffer 43w verbunden. Die Ausgangsabschnitte der 3-Zustands-Inverter-Puffer 42r1 bis 42rm sind gemeinsam mit dem Eingangsabschnitt des 3-Zustands-Inverter-Puffer 43r gekoppelt bzw. verbunden.

Beim Betrieb wird eines dieser Schreibburstlängeneinstellsignale BW1 bis BWm aktiviert, eines dieser Leseburstlängeneinstellsignale BR1 bis BRm wird aktiviert, und Leseburstdaten (Lesebündeldaten) und Schreibburstdaten (Schreibbündeldaten) können unabhängig eingestellt werden. Das folgende ist eine kurze Beschreibung des Betriebs.

Zum Zweck der Vereinfachung wird angenommen, daß die Schreibburstlän­ geneinstellschaltung BW1 und die Lesebursteinstellschaltung BRm aktiviert sind. Wenn ein Schreibbefehl geliefert wird und das Schreibbetriebanwei­ sungssignal W zum Erreichen des H-Niveaus aktiviert ist, erreicht das Aus­ gangssignal R/W von der ODER-Schaltung 30a das H-Niveau. Der Flip-Flop FF1 arbeitet in Synchronisation mit dem Taktsignal CLK, um so dieses von der ODER-Schaltung 30a angelegte Signal aufzunehmen, zu verriegeln und auszu­ geben. Das Taktsignal ZCLK ist auf L-Niveau und das Flip-Flop FF2 ist in einem Verriegelungszustand, der den vorhergehenden Zustand hält.

Wenn das Taktsignal CLK auf L-Niveau fällt und das Taktsignal ZCLK auf H-Niveau ansteigt, nimmt der Flip-Flop FF2 das Ausgangssignal des Flip-Flops FF1 auf, verriegelt es und gibt es aus. Zu diesem Zeitpunkt ist das Flip-Flop FF3, dessen Taktsignal CLK auf L-Niveau ist, in einem Verriegelungszustand und hält den vorhergehenden Zustand. Dementsprechend erreicht, wenn das Taktsignal CLK zweimal ansteigt, das Ausgangssignal O4 des Flip-Flops FF4 das H-Niveau. Das Burstlängeneinstellsignal BB1 ist bereits zum Erreichen des H-Niveaus aktiviert, und der 3-Zustands-Inverter-Puffer 42W1 gibt eine Invertierung des Signals von diesem Flip-Flop FF4 aus.

Das interne Schreibbetriebaktivierungssignal WRITE ist als Reaktion auf die Aktivierung des Schreibanweisungssignals W aktiviert, und dieser 3-Zu­ stands-Inverter-Puffer 43w wird zum Invertieren des von dem 3-Zustands- Inverter-Puffer 42w1 und zum Aktivieren des Rücksetzsignals RST auf der Signalleitung 44 aktiviert, und das Rücksetzsignal RST erreicht das H-Niveau. Als Reaktion auf diese Aktivierung des Rücksetzsignals RST wird das interne Schreibbetriebaktivierungssignal WRITE zurückgesetzt und der 3-Zustands-Inverter-Puffer 43w kehrt in einen Zustand hoher Impedanz zurück.

Wenn ein Datenlesebetrieb ausgeführt wird, wird das Auslesebetriebanwei­ sungssignal R aktiviert. Als Reaktion wird das Signal R/W aktiviert und dieses Signal wird aufeinanderfolgend entsprechend den Taktsignalen CLK und ZCLK durch die Flip-Flops FF1 bis FFn-1 übertragen. Wenn ein Ausgangssignal On von dem Flip-Flop FFn das H-Niveau erreicht, invertiert der durch das Signal BRm aktivierte 3-Zustands-Inverter-Puffer 42rm das Ausgangssignal On von dem Flip-Flop FFn und gibt es aus. Auf das Datenlesen hin wird das interne Auslesebetriebaktivierungssignal READ aktiviert und der 3-Zustands-Inver­ ter-Puffer 43r invertiert ein von diesen 3-Zustands-Inverter-Puffer 42rm an­ gelegtes Signal und gibt es aus. Derart wird das Rücksetzsignal RST aktiviert.

Durch die oben beschriebene Struktur können eine Burstlänge (Bündellänge) für ein Datenlesen und eine Burstlänge (Bündellänge) für ein Datenschreiben unterschiedlich eingestellt werden, selbst falls ein Burstlängenzähler gemein­ sam verwendet wird.

Bei der in Fig. 6 gezeigten Struktur wird das Ausgabesignal R/W der ODER-Schaltung 30a aufeinanderfolgend durch die Flip-Flops FF1 bis FFn übertra­ gen. Wenn aufeinanderfolgend ein Schreibbetrieb und ein Lesebetrieb ausge­ führt werden oder wenn ein Interrupt auftritt, kann dieses Signal R/W ebenso an die Flip-Flops FF2 bis FFn für deren Zurücksetzen angelegt werden, um die Burstlänge akkurat zu zählen. Auf diese Art und Weise kann jeder der Flip-Flops FF2 bis FFn zurückgesetzt werden, um akkurat ein neuerlich geliefertes Signal R/W in Übereinstimmung mit den Taktsignalen CLK und ZCLK zu leiten, so daß ein fehlerhafter Betrieb verhindert werden kann. Hier wird in dieser Beschreibung des Flip-Flops FF1 der ersten Stufe nicht zurückgesetzt, um das Zurücksetzen des neuerlich angelegten Signals R/W zu verhindern, aber ein Zurücksetzen kann ebenso bei dem Flip-Flop FF1 der ersten Stufe bewirkt werden.

Fig. 7A zeigt ein Beispiel einer Struktur eines Flip-Flops FF1 bis FFn, die in Fig. 1 gezeigt sind. Jedes der Flip-Flops FF1 bis FFn weist eine identische Struktur auf, und ein Flip-Flop FF ist in Fig. 7A repräsentativ gezeigt.

Unter Bezugnahme auf Fig. 7A, das Flip-Flop FF weist eine NAND-Schaltung 51a, die ein Ausgangssignal I und das Taktsignal CLK (oder ZCLK) empfängt, eine NAND-Schaltung 51b, die ein Eingangssignal ZI und das Taktsignal CLK (oder ZCLK) empfängt, eine NAND-Schaltung 52a, die das Ausgangssignal der NAND-Schaltung 51a an ihrem einem Eingang empfängt, und eine NAND-Schaltung 52b, die das Ausgangssignal der NAND-Schaltung 51b an ihrem einen Eingang empfängt, auf. Die Ausgabe O der NAND-Schaltung 52a wird an den anderen Eingang der NAND-Schaltung 52b angelegt, während das Aus­ gangssignal ZO der NAND-Schaltung 52b an den anderen Eingang der NAND-Schaltung 52a angelegt wird. Der Betrieb des in Fig. 7A gezeigten Flip-Flops wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 7B beschrieben. In Fig. 7B werden als ein Beispiel Flip-Flops FF1 bis FF10 in zehn Stufen verwendet, um die Art und Weise der Änderungen der entsprechenden Ausgabesignale O1 bis O10 zu zeigen.

In Taktzyklus 0 erreicht das Signal R/W das H-Niveau. Zu diesem Zeitpunkt ist das Taktsignal CLK auf dem H-Niveau und die NAND-Schaltungen 51a und 51b arbeiten jeweils als ein Inverter, und das Eingangssignal I (R/W) wird aufgenommen und verriegelt. Dementsprechend steigt das Signal O1 in diesen Zustand auf das H-Niveau an. Wenn das Taktsignal CLK auf das L-Niveau fällt, erreichen die Ausgabesignale der NAND-Schaltungen 51a und 51b beide das H-Niveau, während die Ausgabesignale O und ZO der NAND-Schaltungen 52a und 52b unverändert sind. Währenddessen ist in dem Flip-Flop FF2 der zweiten Stufe das Taktsignal ZCLK auf H-Niveau und diejenigen NAND-Schaltungen 51a und 51b arbeiten als ein Inverter, um das von dem Flip-Flop FF1 der ersten Stufe angelegte Signal zu empfangen und zu verriegeln. Danach wird dieser Betrieb wiederholt, wobei das ungeradzahlige Flip-Flop das angelegte Signal aufnimmt und verriegelt, wenn das Taktsignal CLK auf H-Niveau ist, und das ungeradzahlige Flip-Flop das angelegte Signal aufnimmt, verriegelt und ausgibt, wenn das Taktsignal ZCLK auf H-Niveau ist. Dem­ entsprechend wird, wenn die Burstlänge auf 1 eingestellt ist, ein Ausgabe­ signal O4 ausgewählt. In Synchronisation mit dem Abfall des Taktsignals CLK in Taktzyklus 1 erreicht dieses Ausgabesignal O4 das H-Niveau und der in­ terne Schreib/Lese-Betrieb in Taktzyklus 2 wird unterbunden. Wenn die Burstlänge auf 2 eingestellt ist, wird ein Ausgabesignal O6 ausgewählt, und der interne Schreib/Lese-Betrieb in Taktzyklus 3 wird unterbunden (d. h. das Rücksetzsignal RST wird in Synchronisation mit dem Abfall des Taktsignals CLK in Taktzyklus 2 aktiviert).

Ähnlich wird, wenn die Burstlänge auf 4 eingestellt ist, ein Ausgabesignal O10 des Flip-Flops FF10 ausgewählt. In Synchronisation mit dem Abfall des Takt­ signals CLK in Taktzyklus 4 steigt dieses Signal O10 auf H-Niveau an, und derart wird das Rücksetzsignal RST nach dem Ablauf von vier Taktzyklen nach dem Anlegen eines Lese/Schreib-Befehls zum Erreichen des H-Niveaus akti­ viert, wie in Fig. 5 gezeigt ist.

Hier wird, falls das Ausgabesignal R/W der ODER-Schaltung 30a an die NAND-Schaltung 52b angelegt wird, wie es durch die gestrichelte Linie in Fig. 7A gezeigt ist, sichergestellt, das der Burstlängenzähler 30 auf das Starten des Zielbetriebs hin intern in einen initialisierten Zustand vor dem Starten des Zählbetriebes zurückgesetzt wird.

Fig. 8 zeigt eine Struktur eines Burstlängenauswahlsignal-Erzeugungsab­ schnitts. Unter Bezugnahme auf Fig. 8, ein Burstlängenregister 60w zum Spei­ chern eines Schreibburstlängenwertes-,ein Dekoder 62w zum Dekodieren des gespeicherten Wertes dieses Burstlängenregisters 60w zum Aktivieren von ei­ nem der Burstlängenauswahlsignale BW1 bis BWm, ein Burstlängenregister 60r zum Speichern eines Leseburstlängenwertes und ein Dekoder 62r zum De­ kodieren des in diesem Burstlängenregisters 60r gespeicherten Wertes zum Aktivieren von einem der Leseburstlängenauswahlsignale BR1 bis BRm sind vorgesehen.

Die Burstlängenregister 60w und 60r weisen ihre Speicherdaten auf, die extern, z. B., in einem speziellen Modus der Synchron-Halbleiterspeichervorrichtung (z. B. zum Zeitpunkt der Initialisierung) gesetzt sind. Die Dekoder 62w bzw. 62r dekodieren den in dem entsprechenden der Burstlängenregister 60w und 60r gespeicherten Wert. Als die Strukturen für diese Dekoder 62w und 62r können jene Strukturen von Dekodern, die in den oben erwähnten Fig. 3A und 3B gezeigt sind, z. B. verwendet werden. In Übereinstimmung mit dieser Struktur, die in Fig. 8 gezeigt ist, kann ein optimaler Burstlängenwert entspre­ chend der Verwendung, für die diese Synchron-Halbleiterspeichervorrichtung verwendet wird, durch Speichern extern angelegter Daten in den Burstlängen­ registern 60w und 60r eingestellt werden.

Bei der Struktur des Burstlägenzählers in dieser Ausführungsform 2 ist, wenn das Rücksetzsignal RST aktiviert und sowohl das Datenschreibbetriebaktivie­ rungssignal WRITE als auch das Datenauslesebetriebaktivierungssignal READ deaktiviert sind, die Signalleitung 44 in einen schwebenden Zustand gesetzt. Um diesen schwebenden Zustand zu verhindern, kann eine Struktur verwendet werden, bei der die Signalleitung 44 auf ein Massepotential oder auf ein Stromversorgungspotential durch das Ausgangssignal eines NOR-Gatters, das das Schreibbetriebaktivierungssignal WRITE und das Auslesebetriebaktivie­ rungssignal READ empfängt, vorgeladen wird. Auf diese Art und Weise kann ein unstabiler schwebender Zustand der Signalleitung 44 verhindert werden.

Wie oben beschrieben worden ist, wird entsprechend der Ausführungsform 2 der vorliegenden Erfindung eine Struktur bereitgestellt, bei der das Setzen bzw. Einstellen der Burstlänge des Burstlängenzähles unabhängig für ent­ sprechende Burstlängen zum Lesen von Daten und zum Schreiben von Daten ausgeführt werden kann, so daß unterschiedliche Burstlängenwerte für einen Lesebetrieb bzw. einen Schreibbetrieb mit nur einem Burstlängenzähler einge­ stellt werden können. Derart kann eine Wirkung erhalten werden, die ähnlich zu der Wirkung ist, die in dem Fall erhalten wird, in dem entsprechende Burst­ längenzähler getrennt für das Datenlesen und für das Datenschreiben vorge­ sehen werden.

Ausführungsform 3

Fig. 9 zeigt eine Struktur eines Hauptabschnitts einer Synchron-Halbleiter­ speichervorrichtung entsprechend Ausführungsform 3 der vorliegenden Erfin­ dung. In Fig. 9 ist die Struktur des Abschnitts zum Einstellen der Burstlänge des Burstlängenzählers dargestellt.

Unter Bezugnahme auf Fig. 9, ein Burstlängendaten-Erzeugungsabschnitt weist ein Burstlängenregister 60w zum Speichern eines Burstlängenwertes bzw. von Burstlängendaten zum Datenschreiben, ein Burstlängenregister 60r zum Speichern eines Burstlängenwertes bzw. von Burstlängendaten zum Datenlesen, einen Dekoder 64w, der auf die Aktivierung des internen Schreibbetriebakti­ vierungssignals WRITE zum Dekodieren des in dem Burstlängenregister 60w gespeicherten Burstlängenwertes zum Aktivieren von einem der Burstlän­ genauswahlsignale BW1 bis BWm aktiviert wird, und einen Dekoder 64r, der auf die Aktivierung des internen Auslesebetriebaktivierungssignals READ zum Dekodieren des in dem Burstlängenregister 60r gespeicherten Wertes zum Setzen von einem der Leseburstlängenauswahlsignale BR1 bis BRm in einen ausgewählten Zustand aktiviert wird, auf. Die Ausgabesignale BW1 bis BWm des Dekoders 64w und die Ausgabesignale BR1 bis BRm des Dekoders 64r sind entsprechend ODER-verdrahtet, uni Burstlängenauswahlsignale B1 bis Bm zu sein.

In dem Burstlängenzähler sind 3-Zustands-Inverter-Puffer TB1 bis TBm, die auf die Aktivierung von Burstlängenauswahlsignalen B1 bis BM aktiviert wer­ den, für entsprechende komplementäre Burstlängenausgabeknoten ZO1, ZO2, . . . ZOm der Taktschiebeschaltung 30b vorgesehen. Die Ausgabeabschnitte die­ ser 3-Zustands-Inverter-Puffer TB1 bis TBm sind gemeinsam mit der Signal­ leitung 44 verbunden. Das Rücksetzsignal RST wird von der Signalleitung 44 ausgegeben.

Bei der oben beschriebenen Struktur wird der Dekoder 64w aktiviert, wenn ein Datenschreibbetrieb ausgeführt wird, um so den in dem Burstlängenregister 60w gespeicherten Wert zu dekodieren und eines der Burstlängenauswahl­ signale BW1 bis BWm in einen ausgewählten Zustand zu setzen. Der Dekoder 64r ist deaktiviert und sein Ausgang wäre in einen Zustand hoher Impedanz. Derart wird eines der Burstlängenauswahlsignale B1 bis Bm entsprechend des Ausgabesignals des Dekoders 64w aktiviert, und ein entsprechender 3-Zu­ stands-Inverter-Puffer (d. h. einer der Puffer TB1 bis TBM) wird aktiviert. Als ein Ergebnis wird, wenn die Anzahl der Taktverschiebungen in der Takt­ schiebeschaltung 30b gleich der Burstlänge gemacht ist, das Rücksetzsignal RST auf der Signalleitung 44 zum Erreichen des H-Niveaus aktiviert. Hier sind die Ausgabesignale ZO1 bis ZOm der Taktschiebeschaltung 30b invertierte Signale der Ausgabesignale O1 bis OM in der zuvor beschriebenen Ausführungsform 2.

Zur Zeit des Datenlesebetriebs ist das Auslesebetriebsaktivierungssignal READ aktiviert. Der Dekoder 64r ist zum Dekodieren des in dem Burstlängenregister 60r gespeicherten Burstlängenwertes aktiviert, um so eines der Burstlängen­ auswahlsignale BR1 bis BRM zu aktivieren. In dem Dekoder 64w ist das Schreibbetriebaktivierungssignal WRITE deaktiviert und der Dekoder 64w ist in einen Ausgabezustand hoher Impedanz gesetzt. Dementsprechend wird in diesem Zustand einer 3-Zustands-Inverter-Puffer TB1 bis TBm entsprechend des Ausgabesignals des Dekoders 64r aktiviert und das Ausgabesignal der Taktschiebeschaltung 30b wird ausgewählt, so daß das Rücksetzsignal RST erzeugt wird.

Bei der Struktur, die in Fig. 9 gezeigt ist, werden 3-Zustands-Inverter-Puffer TB1 bis TBm zum Auswählen der Burstlänge sowohl beim Datenschreiben als auch beim Datenlesen verwendet, so daß die Anzahl der Komponenten in der Schaltungsstruktur reduziert werden kann, wodurch die belegte Fläche re­ duziert wird.

Bei der obigen Beschreibung der Ausführungsform 3 werden die Dekoder 64w und 64r in Ausgangszustände hoher Impedanz gesetzt, wenn sie deaktiviert sind. Es ist nicht speziell notwendig bzw. erforderlich, daß die Dekoderschal­ tungen in den Dekodern 64r und 64w als 3-Zustands-Puffer vorgesehen sind, falls ihre Ausgabeabschnitte mit Umschaltelementen wie Übertragungsgattern vorgesehen sind.

Zusätzlich, falls die in den Burstlängenregistern 60r und 60w gespeicherten Daten durch die Aktivierungssignale READ und WRITE bei der in Fig. 9 ge­ zeigten Struktur ausgewählt werden, kann das Dekodieren des Schreibburstlän­ genwertes und des Lesenburstlängenwertes zum Zeitpunkt des Datenschreibens bzw. des Datenlesens mit einem einzelnen Dekoder ausgeführt werden, und dementsprechend kann die Anzahl der Dekoder reduziert werden.

Basierend auf dem vorhergehenden wird, in Übereinstimmung mit der Ausfüh­ rungsform 3, der Burstlängendatenauswahlabschnitt gemeinsam beim Daten­ schreiben und beim Datenlesen verwendet, so daß die Anzahl der Komponenten in der Schaltungsstruktur reduziert werden kann, und dementsprechend kann die in der Schaltung belegte Fläche (d. h. die Layoutfläche) reduziert werden.

Obwohl Ausführungsformen der vorliegenden Erfindung im Detail beschrieben und illustriert worden sind, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung verstanden werden kann.

Claims (6)

1. Synchron-Halbleiterspeichervorrichtung, die in Synchronisation mit einem externen Taktsignal, das periodisch und wiederholt angelegt wird, arbeitet, die aufweist:
ein Ausleseanweisungssignal-Erzeugungsmittel (4r), das auf ein extern angelegtes Ausleseanweisungssignal mit dem Erzeugen eines internen Ausleseanweisungssignals (R) in Synchronisation mit dem Taktsignal reagiert,
ein Schreibanweisungssignal-Erzeugungsmittel (4w), das auf ein extern ange­ legtes Schreibanweisungssignal mit dem Erzeugen eines internen Schreibanweisungssignals (W) in Synchronisation mit dem Taktsignal reagiert,
ein Leseaktivierungsmittel (32), das auf das interne Ausleseanweisungssignal (R) reagiert, zum Aktivieren eines internen Auslesebetriebaktivierungssignals (READ),
ein Schreibaktivierungsmittel (34), das auf das interne Schreibanweisungs­ signal (W) reagiert, zum Aktivieren eines internen Schreibbetriebaktivierungs­ signals (WRITE), und
ein Rücksetzmittel (30), das so verbunden ist, daß es beide, das interne Aus­ leseanweisungssignal (R) und das interne Schreibanweisungssignal (W) emp­ fängt, um als Reaktion auf die Aktivierung von einem, dem internen Auslese­ anweisungssignal (R) und dem internen Schreibanweisungssignal (W), aktiviert zu werden, das das Taktsignal zählt, zum Anlegen eines Rücksetzsignals (RST) an das Leseaktivierungsmittel (32) und das Schreibaktivierungsmittel (34), um so das Leseaktivierungsmittel (32) und das Schreibaktivierungsmittel (34) zu deaktivieren, wenn der Wert eines Zählens des Taktsignals einen vor­ bestimmten Wert erreicht.

2. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Rücksetzmittel (30) einen Burstlängenzähler (30) zum Zählen einer Burstlänge, die die Anzahl von Daten anzeigt, die aufeinanderfolgend in Syn­ chronisation mit dem Taktsignal auf das Anlegen des Ausleseanweisungssignals oder des Schreibanweisungssignals eingegeben oder ausgegeben werden können, aufweist.

3. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß der vorbestimmte Wert gemeinsam für beide, das interne Lesebetriebakti­ vierungssignal und das interne Schreibbetriebaktivierungssignal bestimmt ist.

4. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß das Rücksetzmittel (30) aufweist:
ein Schreibburstlängeneinstellmittel (60w, 64w, 42w1 bis 42wm) zum Einstel­ len eines ersten vorbestimmten Wertes für das interne Schreibbetriebaktivie­ rungssignal und ein Leseburstlängeneinstellmittel (60r, 64r, 42r1 bis 42rm) zum Einstellen eines zweiten vorbestimmten Wertes für das interne Lesebetriebaktivierungssignal, und
ein Mittel (43w, 43r) zum Gültigmachen des ersten vorbestimmten Wertes als Reaktion auf die Aktivierung des internen Schreibanweisungssignals und zum Gültigmachen des zweiten vorbestimmten Wertes als Reaktion auf die Aktivie­ rung des internen Ausleseanweisungssignals.

5. Synchron-Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß das Rücksetzmittel (30) aufweist:
ein Logikgatter (30a) zum Erhalten einer logischen Summe des internen Aus­ leseanweisungssignals und des internen Schreibanweisungssignals,
eine Taktschiebeschaltung (40) zum Verschieben eines Ausgabesignals von dem Logikgatter in Synchronisation mit dem Taktsignal,
ein Mittel (42w1 bis 42wm, 43w; TB1 bis TBm, 60w, 64w) zum Koppeln eines Ausgabeknotens der Taktschiebeschaltung, der dem ersten vorbestimmten Wert entspricht, an einen Rücksetzausgabeanschluß (44) als Reaktion auf die Aktivierung des internen Ausleseanweisungssignals, und
ein Mittel (42r1 bis 42rm, 43r; TB1 bis TBm, 60r, 64r) zum Koppeln eines Ausgabeknotens der Taktschiebeschaltung, der dem zweiten vorbestimmten Wert entspricht, an den Rücksetzausgabeanschluß (44) als Reaktion auf die Aktivierung des internen Ausleseanweisungssignals, wobei der Rücksetzausgabeanschluß (44) ein Signal zum Zurücksetzen des in­ ternen Auslesebetriebsaktivierungssignals und des internen Schreibbetriebakti­ vierungssignals ausgibt.

6. Synchron-Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Rücksetzmittel (30) aufweist:
ein Schreibburstdatenregister (60w) zum Speichern eines Schreibburstwertes mit einem ersten vorbestimmten Wert,
ein Leseburstdatenregister (60r) zum Speichern eines Leseburstwertes mit einem zweiten vorbestimmten Wert,
einem Taktverschieber (30a, 30b), der Ausgabeknoten (O1 bis On) aufweist und der das Ausleseanweisungssignal und das Schreibanweisungssignal durch die Ausgabeknoten in Synchronisation mit dem Taktsignal ausgibt,
einen Schreibdekoder (64w), der auf die Aktivierung des internen Schreibbe­ triebaktivierungssignals reagiert, zum Erzeugen eines Schreibauswahlsignals, das einen Ausgabeknoten aus dem Ausgabeknoten in Übereinstimmung mit dem in dem Schreibburstdatenregister gespeicherten Wert anzeigt,
einen Lesedekoder (64r), der auf die Aktivierung des internen Auslesebetrie­ baktivierungssignals reagiert, zum Erzeugen eines Leseauswahlsignals, das einen Ausgabeknoten aus dem Ausgabeknoten in Übereinstimmung mit dem in dem Leseburstdatenregister gespeicherten Wert anzeigt, und
einen Auswähler (TB1, TBm), der auf das Leseauswahlsignal und das Schreibauswahlsignal reagiert, zum Auswählen eines Ausgabeknotens, der unter den Ausgabeknoten angezeigt ist, zum Erzeugen des Rücksetzsignals.