DE10010440B9 - Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff und Verfahren zur CAS-Latenzsteuerung - Google Patents

Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff und Verfahren zur CAS-Latenzsteuerung Download PDF

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Abstract

Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff (SDRAM) mit – einer Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen und – einem Decoder zum Auswählen einer der Speicherzellen auf der Basis einer Spaltenadresse und einer Zeilenadresse, – wobei eine CAS-Latenz, welche die Anzahl an Taktzyklen eines Taktsignals seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe bezeichnet, auf RLmin – RCL festgelegt wird, wenn RCL kleiner als RLmin – CLmin ist, und auf CLmin festgelegt wird, wenn RCL nicht kleiner als RLmin – CLmin ist, wobei RLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank bezeichnet.

Description

  • Die Erfindung bezieht sich auf ein synchrones dynamisches Speicherbauelement (SDRAM) mit wahlfreiem Zugriff, bei dem eine Spaltenzugriffabtast(CAS)-Latenz vorgesehen ist, sowie auf ein Verfahren zur Steuerung seiner CAS-Latenz.
  • Im allgemeinen wird ein SDRAM mit einem Taktsignal synchronisiert, das von außerhalb des Schaltkreises eingegeben wird, um den Lese- oder Schreibvorgang des SDRAMs zu steuern. 13 illustriert die Latenz seit der Anwendung eines Zeilenzugriffbefehls oder eines Spaltenzugriffbefehls bis zur Datenausgabe nach einer herkömmlichen Technik.
  • Die Anzahl an Taktzyklen eines externen Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Ausgabe erster Daten wird als RAS-Latenz (RL) bezeichnet. Die Anzahl an Taktzyklen des externen Taktsignals seit der Anwendung eines Spaltenzugriffbefehls bis zur Ausgabe der ersten Daten wird als CAS-Latenz (CL) bezeichnet. Die Anzahl an Taktzyklen des externen Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zur Anwendung des Spaltenzugriffbefehls bezüglich derselben Speicherbank wird als RAS-CAS-Latenz (RCL) bezeichnet. Die Beziehung zwischen RCL, RL und CL ist in Gleichung 1 gezeigt. RL = RCL + CL (1)
  • Wenn der Minimumwert der RAS-Latenz in der Frequenz eines spezifischen externen Taktsignals mit RLmin bezeichnet wird, muss RL folgende Gleichung 2 erfüllen: RL ≥ RLmin (2)
  • Wenn der Minimumwert der CAS-Latenz in der Frequenz des spezifischen externen Taktsignals mit CLmin bezeichnet wird, lässt sich RCLmin, d. h. die minimale RAS-CAS-Latenz, durch die folgende Gleichung 3 ausdrücken: RCLmin = RLmin – CLmin (3)
  • In einem System mit einem SDRAM wird selbst für den Fall, dass RCL < RCLmin ist, speziell in einem sogenannten „posted” CAS-Zustand, eine Funktion zum normalen Ausgeben von Daten benötigt, um die Leistungsfähigkeit des Systems zu verbessern. Mit anderen Worten muss die Beziehung RL ≥ RLmin, die üblicherweise die Produktspezifikation darstellt, selbst dann erfüllt sein, wenn RCL < RCLmin ist. Um die Gleichung RL ≥ RLmin bei der posted CAS-Latenz zu erfüllen, muss die CAS-Latenz CL folgende Gleichung 4 erfüllen: CL > CLmin + (RCLmin – RCL) (4)
  • In einem herkömmlichen SDRAM reicht es aus, CL zu bestimmen, da die Spezifikation gemäß (RCLmin – RCL) < 0 benötigt wird. Dies gewährleistet die minimale CAS-Latenz CLmin durch einen Modusregistersetz(MRS)-Befehl. In einem posted CAS-Zustand ist es jedoch nur möglich, einen CAS-Befehl einschließlich eines Spaltenadressenbefehls einzugeben, der eine geeignete Verzögerungszeit und die Latenz eines Datenpfades steuert, wenn jeder der Werte in Gleichung 4, d. h. (RCLmin – RCL) und CLmin, bekannt sind.
  • Die Patentschrift US 5.655.105 offenbart ein SDRAM mit einer Latenzauswahlschaltung zum Auswählen unter verschiedenen Latenzbetriebsmodi, insbesondere einem Zweilatenz- und einem Dreilatenz-Betrieb, in Abhängigkeit von einem nutzerseitig zugeführten Auswahlsignal.
  • Die Patentschrift US 4.989.183 offenbart ein DRAM, das eine zeitliche Abfolge von RAS- und CAS-Signalen auswertet und abhängig davon für einen Wiederauffrischungsbetrieb einen Selbstauffrischungsmodus oder einen CAS-vor-RAS-Auffrischungsmodus auswählt.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines synchronen dynamischen Speicherbauelementes mit wahlfreiem Zugriff und CAS-Latenz sowie eines Verfahrens zur Steuerung der CAS-Latenz eines solchen SDRAMs zugrunde, bei denen es möglich ist, einen posted Spaltenzugriffabtast(CAS)-Befehl auszuführen und Daten auf vorteilhafte Weise unter Verwendung des SDRAMs auszugeben.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines SDRAMs mit den Merkmalen des Anspruchs 1 oder 10 und eines Verfahrens zur Steuerung der CAS-Latenz mit den Merkmalen des Anspruchs 22 und 23.
  • Bei dem erfindungsgemäßen SDRAM und dem erfindungsgemäßen Verfahren zur Steuerung seiner CAS-Latenz können ein posted CAS-Latenzbetrieb und ein allgemeiner CAS-Latenzbetrieb in vorteilhafter Weise durch das SDRAM ohne einen Modusregistersetz(MAS)-Befehl ausgeführt werden.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis eingangs erwähnte, herkömmliche Technik sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein schematisches Blockdiagramm eines synchronen DRAMs (SDRAMs) mit einer posted Spaltenzugriffabtast(CAS)-Latenz gemäß eines ersten erfindungsgemäßen Ausführungsbeispiels,
  • 2 ein detaillierteres Schaltbild eines in 1 verwendeten Zählers,
  • 3 ein detaillierteres Schaltbild einer in 1 verwendeten Puffersteuerung,
  • 4 ein Zeitablaufdiagramm für ein Hauptterminal des SDRAMs nach dem ersten Ausführungsbeispiel in einem Modus mit posted CAS-Befehl,
  • 5 ein Zeitablaufdiagramm für das Hauptterminal des SDRAMs gemäß dem ersten Ausführungsbeispiel in einem Modus mit allgemeinem CAS-Befehl,
  • 6 ein Flussdiagramm zur Veranschaulichung eines Verfahrens zur Steuerung der CAS-Latenz unter Verwendung des SDRAMs nach dem ersten Ausführungsbeispiel,
  • 7 ein schematisches Blockschaltbild eines SDRAMs mit posted CAS-Latenz gemäß einem zweiten erfindungsgemäßen Ausführungsbeispiel,
  • 8 ein detaillierteres Schaltbild einer ersten Auslegung eines in 7 verwendeten Zählers,
  • 9 ein detaillierteres Schaltbild eines in 8 verwendeten ersten Abtastsignalgenerators,
  • 10 ein detaillierteres Schaltbild eines in 8 verwendeten zweiten Abtastsignalgenerators,
  • 11 ein detaillierteres Schaltbild einer zweiten Auslegung für den Zähler von 7,
  • 12 ein Flussdiagramm zur Veranschaulichung eines Verfahrens zur Steuerung der CAS-Latenz unter Verwendung eines SDRAMs gemäß dem zweiten Ausführungsbeispiel und
  • 13 ein Zeitablaufdiagramm zur Erläuterung der Latenz aus der Anwendung eines allgemeinen Zeilenzugriffbefehls oder eines allgemeinen Spaltenzugriffbefehls auf die Datenausgabe nach einer herkömmlichen Technik.
  • Im folgenden werden die verschiedenen gezeigten erfindungsgemäßen Realisierungen unter Bezugnahme auf die zugehörigen Zeichnungen näher erläutert, wobei für funktionell äquivalente Elemente in verschiedenen Figuren dieselben Bezugszeichen verwendet sind.
  • Strukturelemente in Bezug auf die Ausgabe von Daten aus einem allgemeinen synchronen DRAM (SDRAM) und auf einen Datenausgabebetrieb können wie folgt vorgesehen sein. Das SDRAM weist eine Mehrzahl von Speicherbänken auf. Jede Speicherbank umfasst eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Ein Zeilendecoder zum Auswählen von Zeilen und ein Spaltendecoder zum Auswählen von Spalten dienen dazu, eine spezifische Speicherzelle aus der Mehrzahl von Speicherzellen auszuwählen, die in einer jeden Speicherbank enthalten sind. Die Daten der Speicherzellen der durch den Zeilendecoder ausgewählten Zeile werden dann auf ein Paar von Bitleitungen ausgegeben, und die Ausgabedaten werden durch einen Abtast- oder Leseverstärker verstärkt.
  • Die verstärkten Daten des Paares von Bitleitungen, die zu einer ausgewählten Spalte gehören, werden dann auf eine Dateneingabe- und Datenausgabeleitung über einen Übertragungsschalter ausgegeben. Dabei wird der Übertragungsschalter selektiv durch eine decodierte Spaltenadresse leitend geschaltet, die über einen Spaltendecoder eingegeben wird. Die zu der Eingabe- und Ausgabeleitung gesendeten Daten werden über einen Ausgabepuffer der Außenwelt zur Verfügung gestellt. Der Ausgabebetrieb des SDRAMs wird vorzugsweise synchron mit einem von außen eingegebenen Taktsignal gesteuert.
  • 1 zeigt in einem schematischen Blockdiagramm ein SDRAM mit posted Spaltenzugriffabtast(CAS)-Latenz gemäß einem ersten erfindungsgemäßen Ausführungsbeispiel, wobei lediglich die erfindungsrelevanten Elemente dargestellt sind. Wie aus 1 ersichtlich, beinhaltet das SDRAM in diesem Fall einen Spaltenadressen-Eingangsanschluß N1, ein erstes Schieberegister 103, einen Spaltendecoder 109 und eine Speicherzellenbank 105.
  • Die Speicherzellenbank 105, die stellvertretend für meist mehrere vorhandene Bänke gezeigt ist, umfasst eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Der Spaltendecoder 109 dient dazu, eine Spalte der Speicherzellenbank 105 auszuwählen. Der Spaltenadressen-Eingangsanschluß N1 empfängt eine Spaltenadresse CA zum Auswählen der Spalte der Bank 105. Das erste Schieberegister 103 verzögert die Spaltenadresse CA, die über den Spaltenadresseneingabeanschluß N1 eingegeben wird, um eine Anzahl von Verzögerungstaktzyklen TD1 und stellt die verzögerte Spaltenadresse dem Spaltendecoder 109 zur Verfügung. Die Anzahl an Verzögerungstaktzyklen TD1 erfüllt hierbei die folgende Gleichung 5: TD1 = (RLmin – CLmin) – RCL (5)
  • Dabei repräsentiert RLmin die minimale Anzahl von Taktzyklen eines Taktsignals CLK, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe aus der Speicherzelle benötigt wird. CLmin repräsentiert die minimale Anzahl von Taktzyklen des Taktsignals CLK, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe aus der Speicherzelle benötigt wird. Des weiteren repräsentiert RCL die Anzahl von Taktzyklen des Taktsignals CLK seit der Anwendung des Zeilenzugriffbefehls bis zur Anwendung des Spaltenzugriffbefehls bezüglich derselben Speicherbank.
  • Das erste Schieberegister 103 umfasst vorzugsweise eine Mehrzahl von Registern 103a, 103b und 103c sowie einen Multiplexer 103x. Die Register 103a, 103b und 103c sind seriell hintereinandergeschaltet und übertragen sequentiell die Spaltenadresse CA in Reaktion auf das Taktsignal CLK. Im Betrieb wird die Spaltenadresse CA mit jedem Taktzyklus des Taktsignals CLK zum nächsten Register übertragen. Der Multiplexer 103x stellt ein Signal zur Verfügung, das in Reaktion auf ein erstes Verzögerungstaktsteuersignal DCC1 ausgewählt wird, welches vom Zähler 115 an den Spaltendecoder 109 abgegeben wird, wobei die Ausgangssignale des Spaltenadressen-Eingangsanschlusses N1 und der Register 103a, 103b und 103c als Eingangssignale verwendet werden. Die Anzahl von im ersten Schieberegister 103 enthaltenen Registern kann verändert werden, d. h. es kann statt den drei gezeigten Registern eine andere Anzahl von Registern vorgesehen sein. Gemäß dem ersten bevorzugten Ausführungsbeispiel sind die Register 103a, 103b und 103c von D-Flip-Flops gebildet.
  • Der Zähler 115 sensiert die RAS-CAS-Latenz (RCL) und erzeugt das erste Verzögerungstaktsteuersignal DCC1, das die Information über die Differenz zwischen RCL und (RLmin – CLmin) enthält, für den Multiplexer 103x des ersten Schieberegisters 103. Der Wert von (RLmin – CLmin) kann von außerhalb des SDRAMs über einen MRS-Befehl eingegeben werden. Die Struktur und der Betrieb des Zählers 115 werden weiter unten im Detail unter Bezugnahme auf 2 erläutert.
  • Das SDRAM gemäß dem ersten bevorzugten Ausführungsbeispiel von 1 beinhaltet des weiteren einen Abtastverstärker 107, ein zweites Schieberegister 111 und einen Puffer 113. Der Abtastverstärker 107 steuert die Übertragung der aus der Speicherzelle ausgegebenen Daten. Insbesondere verstärkt er die Daten der Speicherzelle, die über ein Bitleitungspaar ausgegeben werden.
  • Das zweite Schieberegister 111 verzögert die ausgegebenen Daten der Speicherzelle um CLmin und gibt die verzögerten Ausgabedaten an den Puffer 113 ab. Da das zweite Schieberegister 111 dieselbe Struktur und Betriebsweise wie das erste Schieberegister 103 aufweist, kann eine detaillierte Beschreibung des zweiten Schieberegisters 111 entfallen. Der Multiplexer 111x des zweiten Schieberegisters 111 wird vorzugsweise durch CLmin gesteuert.
  • Der Puffer 113 puffert ein Ausgangssignal S1 des zweiten Schieberegisters 111 und verzögert das Ausgangssignal S1 des zweiten Schieberegisters 111 um die Anzahl an Verzögerungstaktzyklen TD1 in Reaktion auf ein zweites Verzögerungstaktsteuersignal DCC2.
  • Des weiteren weist das erste SDRAM-Ausführungsbeispiel eine Puffersteuerung 117 zum Erzeugen des zweiten Verzögerungstaktsteuersignals DCC2 auf, das den Puffer 113 steuert. Die Struktur und Betriebsweise der Puffersteuerung 117 werden weiter unten unter Bezugnahme auf 3 detailliert erläutert.
  • Das erste bevorzugte Ausführungsbeispiel beinhaltet des weiteren ein UND-Gatter 119. Das UND-Gatter 119 wird durch ein Zählstoppsignal STOP freigegeben, das unten im Zusammenhang mit 2 beschrieben wird. Das UND-Gatter 119 dient dazu, ein Spaltensteuersignal CLCON in Reaktion auf das Taktsignal CLK zu erzeugen. Das Spaltensteuersignal CLCON steuert den Betrieb des Spaltendecoders 109.
  • 2 zeigt den Zähler 115 von 1 in einem detaillierteren Schaltbild. Wie daraus ersichtlich, beinhaltet der Zähler 115 einen Abwärtszähler 201, ein Register 203, eine Taktsteuerung 205, eine Logikeinheit 207 und eine RCL-Meßeinheit 209. Der Abwärtszähler 201 empfängt RCLmin, d. h. den Wert von (RLmin – CLmin), und erzeugt ein Ausgangssignal DOWN, dessen Wert durch Verringern von RCLmin um eins in Reaktion auf ein erstes Taktsteuersignal CKCON1 erhalten wird, welches das Ausgangssignal der Taktsteuerung 205 ist. Das Register 203 speichert das Ausgangssignal DOWN des Abwärtszählers 201 in Reaktion auf ein zweites Taktsteuersignal CKCON2, das von der Logikeinheit 207 ausgegeben wird, und stellt dem ersten Schieberegister 103 gemäß 1 das erste Verzögerungstaktsteuersignal DCC1 zur Verfügung.
  • Die Taktsteuerung 205 wird durch Erzeugung des Zeilenzugriffbefehls freigegeben und erzeugt das erste Taktsteuersignal CKCON1 in Reaktion auf das Taktsignal CLK für den Abwärtszähler 201. Die Taktsteuerung 205 wird gesperrt, wenn der Wert des Ausgangssignals DOWN des Abwärtszählers 201 auf null liegt.
  • Die Taktsteuerung 205 beinhaltet vorzugsweise einen Inverter 205a und ein UND-Gatter 205b. Der Inverter 205a invertiert das Zählstoppsignal STOP, das auf hohem Pegel aktiviert ist, wenn der Wert des Ausgangssignals DOWN des Abwärtszählers 201 gleich null ist. Das UND-Gatter 205b führt eine UND-Verknüpfung eines Zeilenzugriffsignals RACC, eines Taktsignals CLK und eines Ausgangssignals S2 des Inverters 205a aus und erzeugt das erste Taktsteuersignal CKCON1.
  • Das Zeilenzugriffsignal RACC wird auf hohem Pegel aktiviert, wenn ein Zeilenzugriffbefehl erzeugt wird. Daher antwortet das erste Taktsteuersignal CKCON1 auf das Taktsignal CLK, nachdem der Zeilenzugriffbefehl erzeugt wurde. Das erste Taktsteuersignal CKCON1 wird jedoch auf einem niedrigen Pegel gehalten, nachdem das Ausgangssignal DOWN des Abwärtszählers 201 gleich null ist.
  • Wenn der Zeilenzugriffbefehl erzeugt wird, wird ein Ausgabesignal RESET einer Rücksetzsteuerung 211 aktiviert, und der Abwärtszähler 101 wird zurückgesetzt. Dann spricht das erste Taktsteuersignal CKCON1 wieder auf das Taktsignal CLK an.
  • Die RCL-Meßeinheit 209 empfängt das Zeilenzugriffsignal RACC und ein Spaltenzugriffsignal CACC und erzeugt ein RCL-Meßsignal RCLM, das an die Logikeinheit 207 abgegeben wird.
  • Hierbei wird das Spaltenzugriffsignal CACC auf hohem Logikpegel aktiviert, wenn ein Spaltenzugriffbefehl erzeugt wird. Das RCL-Meßsignal RCLM wird durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Erzeugung des Spaltenzugriffbefehls deaktiviert.
  • Gemäß dem ersten Ausführungsbeispiel beinhaltet die RCL-Meßeinheit 209 vorzugsweise zwei Inverter 209a und 209b sowie zwei NAND-Gatter 209b und 209c. Der Inverter 209a invertiert das Spaltenzugriffsignal CACC. Die zwei NAND-Gatter 209b und 209c empfangen das Zeilenzugriffsignal RACC und das Ausgangssignal des Inverters 209a als jeweilige Eingangssignale und sind miteinander über Kreuz gekoppelt. Der Inverter 209d invertiert das Ausgangssignal des NAND-Gatters 209b und erzeugt das RCL-Meßsignal RCLM. Als Ergebnis dieser Logik wird das RCL-Meßsignal RCLM durch Erzeugung des Zeilenzugriffbefehls aktiviert und durch Erzeugung des Spaltenzugriffbefehls deaktiviert.
  • Die Logikeinheit 207 führt eine ODER-Verknüpfung des ersten Taktsteuersignals CKCON1 und des RLC-Meßsignals RCLM aus, um ein Ausgangssignal CKCON2 zu erzeugen, das dem Taktanschluß des Registers 203 zur Verfügung gestellt wird. Die Logikeinheit 207 ist vorzugsweise durch ein NOR-Gatter realisiert.
  • Der in 2 gezeigte Zähler 115 empfängt RCLmin, das Zeilenzugriffsignal RACC, das Spaltenzugriffsignal CACC und das Taktsignal CLK und erzeugt das erste Verzögerungstaktsteuersignal DCC1, das die Information über (RCLmin – RCL) trägt. Hierbei besitzt das erste Verzögerungstaktsteuersignal DCC1 für den Fall, dass (RCLmin – RCL) kleiner als null ist, dieselbe Information wie für den Fall, dass (RCLmin – RCL) gleich null ist.
  • 3 zeigt detaillierter die Puffersteuerung 117 von 1. Wie daraus ersichtlich, beinhaltet die Puffersteuerung 117 vorzugsweise ein erstes Register 201 und ein zweites Register 303. Das erste Register 301 verzögert das Spaltenzugriffsignal CACC um die Anzahl an Verzögerungstaktzyklen TD1 und gibt das verzögerte Spaltenzugriffsignal als ein Ausgangssignal N3 in Reaktion auf das Taktsignal CLK ab. Das erste Register 201 kann dann auf ein internes Taktsignal ICLK statt auf das Taktsignal CLK antworten.
  • Das interne Taktsignal ICLK wird vorzugsweise in Reaktion auf die ansteigende Flanke des Taktsignals CLK erzeugt. Das erste Register 301 weist dieselbe Struktur und Betriebsweise auf wie das erste Schieberegister 101 von 1. Der Unterschied zwischen dem ersten Register 301 und dem ersten Schieberegister 101 besteht darin, dass das erste Register 301 das Spaltenzugriffsignal CACC um die Anzahl an Verzögerungstaktzyklen TD1 verzögert, während das erste Schieberegister 103 die Spaltenadresse CA um die Anzahl an Verzögerungstaktzyklen TD1 verzögert.
  • Das zweite Register 303 verzögert bevorzugt das Ausgangssignal N3 des ersten Registers 201 um die Verzögerungstaktzyklen CLmin und gibt das verzögerte Ausgangssignal als das zweite Verzögerungstaktsteuersignal DCC2 ab. Das zweite Register 203 weist vorzugsweise dieselbe Struktur und Betriebsweise auf wie das erste Schieberegister 111 von 1. Der Unterschied zwischen dem zweiten Register 303 und dem zweiten Schieberegister 111 besteht darin, dass das zweite Register 303 das Ausgangssignal N3 des ersten Registers 201 um CLmin verzögert, während das zweite Schieberegister 111 die Ausgabedaten der Speicherzelle um CLmin verzögert.
  • 4 ist ein Zeitablaufdiagramm eines posted CAS-Befehls im Hauptterminal des ersten erfindungsgemäßen SDRAM-Ausführungsbeispiels. Beispielhaft sind in 4 RCLmin gleich vier, CLmin gleich vier und RCL gleich zwei. Wenn RCL kleiner als RCLmin ist, ändert sich die CAS-Latenz CL auf sechs. Als Ergebnis wird ein geeigneter Datenausgabebetrieb erzielt.
  • 5 ist ein Zeitablaufdiagramm eines allgemeinen CAS-Befehls im Hauptterminal des ersten erfindungsgemäßen SDRAM-Ausführungsbeispiels. Im Beispiel von 5 sind RCLmin gleich fünf, CLmin gleich vier und RCL gleich sechs. Wenn RCL größer als RCLmin ist, erhält die CAS-Latenz CL den Wert vier, was gleich CLmin ist. Als Ergebnis wird ohne Verlust der CAS-Latenz ein geeigneter Datenausgabebetrieb erreicht.
  • 6 veranschaulicht in einem Flussdiagramm ein Verfahren zur Steuerung der CAS-Latenz unter Verwendung des SDRAMs gemäß dem ersten bevorzugten Ausführungsbeispiel. Anfänglich wird von außerhalb des SDRAMs ein Wert für RCLmin empfangen (Schritt 603). Dann wird RCL gemessen (Schritt 605), und RCL wird mit RCLmin verglichen (Schritt 607). Wenn RCL kleiner als RCLmin ist, erhält CL den Wert (RLmin – RCL) (Schritt 609). Wenn RCL nicht kleiner als RCLmin ist, erhält CL den Wert CLmin (Schritt 611).
  • 7 zeigt ein SDRAM mit posted CAS-Latenz gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung mit den hier interessierenden Komponenten. Soweit funktionell gleichartige Komponenten wie in 1 verwendet sind, sind diese mit denselben Bezugszeichen versehen. Insoweit kann auf die obige Beschreibung zur 1 verwiesen werden, so dass nachfolgend nur die demgegenüber unterschiedlichen Aspekte explizit erläutert werden.
  • Beim zweiten Ausführungsbeispiel von 7 ist ein vom Zähler 115 der 1 verschiedener Zähler 715 zur Erzeugung des ersten Verzögerungstaktsteuersignals DCC1 vorgesehen. Der Zähler 715 sensiert RCL und die Information SAE und liefert einem Multiplexer 103x eines ersten Schieberegisters 103 das erste Verzögerungstaktsteuersignal DCC1, das die Information über die Differenz zwischen RCL und SAE trägt. Das erste Verzögerungstaktsteuersignal kann direkt von außen über geeignete Mittel angelegt werden, z. B. ein MRS. Die Information SAE ist die Anzahl von Taktzyklen des Taktsignals CLK seit der Anwendung des Zeilenzugriffbefehls bis zu dem Zeitpunkt, zu dem ein Abtastverstärker 107 freigegeben wird. SAE wird vorzugsweise innerhalb des SDRAMs gemessen.
  • Die Anzahl an Verzögerungstaktzyklen TD2 wird durch Verzögern der Spaltenadresse CA im ersten Schieberegister 103 erzeugt. Die Anzahl der Verzögerungstaktzyklen TD2 muss die nachstehende Gleichung 6 erfüllen: TD2 = RSE – RCL (6)
  • Die Struktur und Betriebsweise des Zählers werden nun unter Bezugnahme auf die 8 bis 11 detailliert beschrieben.
  • 8 zeigt detaillierter eine erste Auslegung des Zählers 715 von 7. Wie daraus ersichtlich, umfasst der Zähler 715 einen ersten Zählschaltkreis 801, einen zweiten Zählschaltkreis 803, einen Subtrahierer 805, einen ersten Abtastsignalgenerator 807 und einen zweiten Abtastsignalgenerator 809.
  • Der erste Zählschaltkreis 801 zählt SAE und erzeugt die Anzahl erster Taktzyklen CNT1. Der zweite Zählschaltkreis 803 zählt RCL und erzeugt die Anzahl zweiter Taktzyklen CNT2. Der Subtrahierer 805 subtrahiert die Anzahl erster Taktzyklen CNT1 von der Anzahl zweiter Taktzyklen CN2 und erzeugt das erste Verzögerungstaktsteuersignal DCC1. Wenn jedoch die Anzahl an zweiten Taktzyklen CNT2 niedriger als die Anzahl an ersten Taktzyklen CNT1 ist, erhält das erste Verzögerungstaktsteuersignal DCC1 als Information eine logische 0.
  • Der erste Zählschaltkreis 801 umfasst eine Logikzwischenspeichereinheit und einen Zähler 801c. Gemäß dem zweiten bevorzugten Ausführungsbeispiel umfasst die Logikzwischenspeichereinheit zwei NAND-Gatter 801a und 801b. Die NAND-Gatter 801a und 801b verwenden ein Zeilenabtastsignal /RS bzw. ein Leseverstärkerabtastsignal /SAS als Eingangssignale. Die NAND-Gatter 801a und 801b sind vorzugsweise miteinander über Kreuz gekoppelt. Das Zeilenabtastsignal /RS wird in Form eines Impulses in Reaktion auf den ansteigenden Übergang des Zeilenzugriffssignals RACC erzeugt. Das Leseverstärkerabtastsignal /SAS wird in Form eines Impulses in Reaktion auf den ansteigenden Übergang des Leseverstärkerfreigabesignals SAE erzeugt, das die Instruktion beinhaltet, einen Abtastverstärker 107 freizugeben, siehe 7. Als Ergebnis wird ein Ausgangssignal S4 der Logikzwischenspeichereinheit durch Erzeugung des Zeilenzugriffbefehls aktiviert und durch Aktivierung des Leseverstärkerfreigabesignals SAE deaktiviert.
  • Der Zähler 801c wird in einer Zeitspanne freigegeben, in welcher das Ausgangssignal S4 der NAND-Gatter 801a und 801b aktiviert ist. Der Zähler 801c zählt die Anzahl an Taktzyklen des Taktsignals CLK, die während der Aktivierungsperiode erzeugt werden, und stellt die Anzahl an ersten Taktzyklen CNT1 dem Subtrahierer 805 zur Verfügung. Als Ergebnis ist die Anzahl erster Taktzyklen CNT1 gleich der Anzahl an Taktzyklen SAE des Taktsignals CLK aus der Anwendung des Zeilenzugriffbefehls zu dem Zeitpunkt, zu dem der Abtastverstärker 107 freigegeben wird.
  • Der zweite Zählschaltkreis 803 weist eine Logikzwischenspeichereinheit und einen Zähler 803c auf. Gemäß dem zweiten bevorzugten Ausführungsbeispiel beinhaltet die Logikzwischenspeichereinheit zwei NAND-Gatter 803a und 803b. Die NAND-Gatter 803a und 803b verwenden das Zeilenabtastsignal /RS bzw. ein Spaltenabtastsignal /CS als Eingangssignale. Die NAND-Gatter 803a und 803b sind ebenso miteinander über Kreuz gekoppelt. Hierbei wird das Spaltenabtastsignal /CS in Form eines Impulses in Reaktion auf den ansteigenden Übergang des Spaltenzugriffsignals CACC erzeugt. Daher wird ein Ausgangssignal S5 der Logikzwischenspeichereinheit durch die Erzeugung des Zeilenzugriffbefehls aktiviert und gemäß der Aktivierung des Spaltenzugriffsignals CACC deaktiviert.
  • Der Zähler 803C wird während einer Zeitspanne freigegeben, in welcher das Ausgangssignal S4 der Logikzwischenspeichereinheiten 803a und 803b die Anzahl an während der Aktivierungsperiode erzeugten Taktzyklen des Taktsignals CLK zählt, und er liefert die Anzahl zweiter Taktzyklen CNT2 an den Subtrahierer 805. Als Ergebnis ist die Anzahl zweiter Taktzyklen CNT2 gleich der Anzahl an Taktzyklen RCL des Taktsignals CLK seit der Anwendung des Zeilenzugriffbefehls bis zur Anwendung des Spaltenzugriffbefehls bezüglich derselben Speicherbank.
  • Der erste Abtastsignalgenerator 807 von 8 ist ein Schaltkreis zur Erzeugung des Zeilenabtastsignals /RS oder des Spaltenabtastsignals /CS in Reaktion auf das Zeilenzugriffsignal RACC oder des Spaltenzugriffsignals CACC. Die detaillierte Struktur des ersten Abtastsignalgenerators 807 ist in 9 dargestellt. Der zweite Abtastsignalgenerator 809 von 8 ist ein Schaltkreis zur Erzeugung des Leseverstärkerabtastsignals /SAS in Reaktion auf das Leseverstärkerfreigabesignal SAE. Die detaillierte Struktur des zweiten Abtastsignalgenerators 807 ist in 10 dargestellt.
  • Wie aus 9 ersichtlich, werden durch den ersten Abtastsignalgenerator 807 sowohl das Zeilenabtastsignal /RS als auch das Spaltenabtastsignal /CS als Impuls in Reaktion auf das Zeilenzugriffsignal RACC oder das Spaltenzugriffsignal CACC erzeugt.
  • Wie aus 10 ersichtlich, wird beim zweiten Abtastsignalgenerator 809 das Leseverstärkerabtastsignal /SAS als Impuls in Reaktion auf das Leseverstärkerfreigabesignal SAE erzeugt. Jedoch ist die Antwort des Leseverstärkerabtastsignals /SAS auf das Leseverstärkerfreigabesignal SAE um die Verzögerungszeit TDEL verzögert, die von einer Verzögerungseinheit 1001 erzeugt wird. Die Verzögerungszeit TDEL ist vorzugsweise eine Zeitspanne, die von der Erzeugung des Spaltenzugriffbefehls bis zum Anschalten des Übertragungsschalters zum Übertragen von Daten des Bitleitungspaares auf die Eingabe- und Ausgabeleitung läuft. Die Verzögerungszeit TDEL ist außerdem die aus dem Taktsignal CLK gewonnene Zeitdauer zum Erzeugen der benötigten Anzahl an Referenztaktzyklen T1.
  • 11 zeigt detaillierter eine zweite Auslegung für den Zähler 715 von 7. Wie daraus ersichtlich, umfasst in diesem Fall der Zähler 715 eine Logikeinheit 1101, einen Zähler 1103, einen ersten Abtastsignalgenerator 1107 und einen zweiten Abtastsignalgenerator 1109. Die Logikeinheit 1101 umfaßt drei NAND-Gatter 1101a, 1101b und 1101c. Das NAND-Gatter 1101a erzeugt ein Ausgangssignal S6, das durch die Erzeugung des Zeilenzugriffbefehls und des Spaltenzugriffbefehls aktiviert wird. Die NAND-Gatter 1101b und 1101c verwenden das Ausgangssignal S6 des NAND-Gatters 1101a bzw. das Leseverstärkerabtastsignal /SAS als jeweilige Eingangssignale. Die NAND-Gatter 1101b und 1101c sind wiederum über Kreuz miteinander gekoppelt. Daher wird ein Ausgangssignal S7 der Logikeinheit 1101 in Reaktion auf die Erzeugung des Spaltenzugriffbefehls aktiviert und in Reaktion auf das Leseverstärkerfreigabesignal SAE deaktiviert.
  • Der Zähler 1103 zählt die Anzahl an Taktzyklen des Taktsignals ICLK, die während der Aktivierungszeitspanne des Ausgangssignals S7 erzeugt werden.
  • Der erste und der zweite Abtastsignalgenerator 1107 und 1109 von 11 können unter Verwendung des ersten und des zweiten Signalgenerators 807 und 809 von 8 implementiert sein. Eine detaillierte Erläuterung des ersten und zweiten Signalgenerators 1107 und 1109 von 11 kann daher entfallen.
  • 12 veranschaulicht in einem Flussdiagramm das Verfahren zur Steuerung der CAS-Latenz unter Verwendung des SDRAMs gemäß dem zweiten bevorzugten Ausführungsbeispiel. Wie daraus ersichtlich, werden RCL und SAE beide innerhalb des SDRAMs gemessen (Schritt 1203), und RCL wird dann mit SAE verglichen (Schritt 1205). Wenn RCL kleiner als SAE ist und die Differenz zwischen RCL und SAE nicht kleiner als die Anzahl an Referenztaktzyklen T1 ist, wird die CAS-Latenz CL auf (RLmin – RCL) festgelegt (Schritt 1207). Wenn RCL nicht kleiner als SAE ist oder die Differenz zwischen RCL und SAE kleiner als die Anzahl an Referenztaktzyklen T1 ist, wird die CAS-Latenz CL auf CLmin gesetzt (Schritt 1209).
  • Das SDRAM gemäß dem zweiten bevorzugten erfindungsgemäßen Ausführungsbeispiel empfängt RCLmin über den MRS von außerhalb des SDRAMs, vergleicht RCL mit RCLmin und steuert die CAS-Latenz CL in Abhängigkeit vom Vergleichsergebnis. Dieses SDRAM-Beispiel unterscheidet sich vom ersten erfindungsgemäßen SDRAM-Ausführungsbeispiel darin, dass es RCL und SAE misst, RCL mit SAE vergleicht und die CAS-Latenz in Abhängigkeit vom Vergleichsergebnis steuert.
  • Wie die obige Beschreibung bevorzugter Ausführungsbeispiele zeigt, ist es durch die Erfindung möglich, den posted CAS-Latenzbetrieb und den allgemeinen CAS-Latenzbetrieb durch das erfindungsgemäße SDRAM und das zugehörige erfindungsgemäße Verfahren zur Steuerung seiner CAS-Latenz auszuführen.

Claims (23)

  1. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff (SDRAM) mit – einer Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen und – einem Decoder zum Auswählen einer der Speicherzellen auf der Basis einer Spaltenadresse und einer Zeilenadresse, – wobei eine CAS-Latenz, welche die Anzahl an Taktzyklen eines Taktsignals seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe bezeichnet, auf RLmin – RCL festgelegt wird, wenn RCL kleiner als RLmin – CLmin ist, und auf CLmin festgelegt wird, wenn RCL nicht kleiner als RLmin – CLmin ist, wobei RLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank bezeichnet.
  2. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Wert RLmin – CLmin von außerhalb des SDRAMs eingegeben wird.
  3. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass – der Decoder einen Spaltendecoder zum Auswählen einer Spalte der Speicherbank umfasst, – ein Spaltenadressen-Eingangsanschluß zum Eingeben einer Spaltenadresse vorgesehen ist, die eine Spalte der Speicherbank auswählt, – ein erstes Schieberegister zum Verzögern der Spaltenadresse um eine erste Anzahl von Verzögerungstaktzyklen zwischen dem Spaltenadressen-Eingangsanschluß und dem Spaltendecoder vorgesehen ist und – ein Verzögerungszähler zum Sensieren der Anzahl an Taktzyklen RCL des Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zur Anwendung des Spaltenzugriffbefehls bezüglich derselben Speicherbank und zum Bereitstellen eines ersten Verzögerungstaktsteuersignals für das erste Schieberegister vorgesehen ist, – wobei das erste Verzögerungstaktsteuersignal die Information über die Differenz zwischen RCL und RLmin – CLmin trägt und die erste Anzahl an Verzögerungstaktzyklen in Reaktion auf die Differenz zwischen RCL und RLmin – CLmin bestimmt wird.
  4. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 3 weiter dadurch gekennzeichnet, dass das erste Schieberegister folgende Elemente enthält: – eine Mehrzahl von seriell miteinander verbundenen Registern zum kontinuierlichen Übertragen der Spaltenadresse in jeder Periode des Taktsignals und – einen Multiplexer zum selektiven Bereitstellen eines der Ausgangssignale der mehreren Register an den Spaltendecoder.
  5. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 4, weiter dadurch gekennzeichnet, dass die Register D-Flip-Flops sind.
  6. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass der Verzögerungszähler folgende Elemente enthält: – einen Abwärtszähler zum Verringern des Wertes von (RLmin – CLmin) um eins in Reaktion auf das Taktsignal, – ein Register zum Bereitstellen eines ersten Verzögerungstaktsignals, das die Information über einen Ausgabewert trägt, der als ein Ausgabewert des Abwärtszählers gespeichert wird, wenn der Spaltenzugriffbefehl erzeugt wird, oder als ein Ausgangswert des Abwärtszählers mit dem Wert null für das erste Schieberegister, nachdem der Zeilenzugriffbefehl erzeugt wurde, – eine Taktsteuerung, die deaktiviert wird, wenn der Ausgabewert des Abwärtszählers null ist, um ein erstes Taktsteuersignal bereitzustellen, das durch die Erzeugung des Zeilenzugriffbefehls freigegeben wird und auf das Taktsignal des Abwärtszählers antwortet, und – eine Logikeinheit, die durch Erzeugung des Spaltenzugriffbefehls deaktiviert wird, um ein zweites Taktsteuersignal bereitzustellen, das durch die Erzeugung des Zeilenzugriffbefehls freigegeben wird und auf das erste Taktsteuersignal antwortet.
  7. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 6, weiter dadurch gekennzeichnet, dass der Verzögerungszähler des weiteren eine RCL-Meßeinheit aufweist, um der Logikeinheit ein Ausgangssignal bereitzustellen, das durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Erzeugung des Spaltenzugriffbefehls deaktiviert wird.
  8. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 2 bis 7, weiter gekennzeichnet durch – ein zweites Schieberegister zum Verzögern der Ausgabedaten einer ausgewählten Speicherzelle um CLmin und – einen Puffer zum Puffern des Ausgangssignals des zweiten Schieberegisters und Verzögern des Ausgangssignals des zweiten Schieberegisters um eine zweite Anzahl an Verzögerungstaktzyklen in Reaktion auf ein zweites vorgegebenes Verzögerungstaktsteuersignal.
  9. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 8, weiter gekennzeichnet durch eine Puffersteuerung zum Erzeugen eines zweiten Verzögerungstaktsteuersignals zum Steuern des Puffers, wobei die Puffersteuerung folgende Elemente enthält: – ein erstes Register zum Verzögern des Spaltenzugriffbefehls durch die zweite Anzahl an Verzögerungstaktzyklen und zum Ausgeben des verzögerten Spaltenzugriffbefehls in jedem Zyklus des Taktsignals und – ein zweites Register zum Verzögern des Ausgangssignals des ersten Registers um CLmin und Erzeugen eines zweiten Verzögerungssteuersignals zum Steuern des Puffers.
  10. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff (SDRAM), das synchron zu einem Taktsignal arbeitet, mit – einer Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, – einem Spaltendecoder zum Auswählen einer Spalte der Speicherbank, – einem Paar von Bitleitungen zum Ausgeben von Daten aus einer ausgewählten Speicherzelle und – einem Abtastverstärker zum Verstärken der Daten auf dem Bitleitungspaar, – wobei eine CAS-Latenz, welche die Anzahl an Taktzyklen des Taktsignals darstellt, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe benötigt wird, durch die Differenz zwischen RCL und SAE festgelegt ist, wobei RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank bezeichnet und SAE die Anzahl an Taktzyklen des Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zu dem Zeitpunkt, zu welchem der Abtastverstärker freigegeben wird, bezeichnet.
  11. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 10, weiter dadurch gekennzeichnet, dass die CAS-Latenz auf RLmin – RCL festgelegt ist, wenn RCL kleiner als SAE ist und die Differenz zwischen RCL und SAE nicht kleiner als eine vorgegebene Anzahl an Referenztaktzyklen ist, wobei RLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und auf CLmin festgelegt ist, wenn RCL nicht kleiner als SAE ist und die Differenz zwischen RCL und SAE nicht größer als die Anzahl an Referenztaktzyklen ist, wobei CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird.
  12. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 10 oder 11, weiter gekennzeichnet durch – einen Spaltenadressen-Eingangsanschluß zum Eingeben der Spaltenadresse, um die Spalte der Speicherbank auszuwählen, – ein erstes Schieberegister zum Verzögern der Spaltenadresse um eine erste Anzahl an Verzögerungstaktzyklen zwischen dem Spaltenadressen-Eingangsanschluß und dem Spaltendecoder und – einen Verzögerungszähler zum Bereitstellen eines ersten Verzögerungstaktsteuersignals, das die Information über die Differenz zwischen RCL und SAE trägt, für das erste Schieberegister, wobei die erste Anzahl an Verzögerungstaktzyklen in Abhängigkeit von der Differenz zwischen RCL und SAE bestimmt wird.
  13. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 12, weiter dadurch gekennzeichnet, dass das erste Schieberegister folgende Elemente enthält: – eine Mehrzahl von seriell miteinander verbundenen Registern zum kontinuierlichen Übertragen der Spaltenadresse in jedem Zyklus des Taktsignals und – einen Multiplexer zum selektiven Bereitstellen eines der Ausgangssignale der Register für den Spaltendecoder in Abhängigkeit von der Differenz zwischen RCL und SAE.
  14. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 13, weiter dadurch gekennzeichnet, dass die Register D-Flip-Flops sind.
  15. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 12 bis 14, weiter dadurch gekennzeichnet, dass der Verzögerungszähler folgende Elemente enthält: – einen ersten Zählschaltkreis zum Zählen von SAE und Erzeugen einer ersten Anzahl von Taktzyklen, – einen zweiten Zählschaltkreis zum Zählen von RCL und Erzeugen einer zweiten Anzahl von Taktzyklen und – einen Subtrahierer zum Berechnen einer dritten Anzahl von Taktzyklen durch Subtrahieren der ersten Anzahl von Taktzyklen von der zweiten Anzahl von Taktzyklen und Verwenden von null als dritte Taktzykluszahl, wenn die erste Taktzykluszahl größer als die zweite Taktzykluszahl ist.
  16. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 15, weiter dadurch gekennzeichnet, dass der erste Zählschaltkreis folgende Elemente enthält: – eine erste Logikzwischenspeichereinheit zum Erzeugen eines ersten Logikzwischenspeicherausgangssignals, das durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Aktivierung des Abtastverstärkerfreigabesignals deaktiviert wird, und – einen ersten Zähler, der in einer Zeitspanne freigegeben wird, in welcher das erste Logikzwischenspeicherausgangssignal aktiviert ist, um die Anzahl an Taktzyklen des Taktsignals zu zählen, die während der Aktivierungszeitspanne erzeugt werden, und die Anzahl an ersten Taktzyklen zu erzeugen.
  17. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass der zweite Zählschaltkreis folgende Elemente enthält: – eine zweite Logikzwischenspeichereinheit zum Erzeugen eines zweiten Logikzwischenspeicherausgangssignal, das durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Erzeugung des Spaltenzugriffbefehls deaktiviert wird, und – einen zweiten Zähler, der in einer Zeitspanne freigegeben wird, in welcher das zweite Logikzwischenspeicherausgangssignal aktiviert ist, um die Anzahl an Taktzyklen des Taktsignals zu zählen, die in der Aktivierungszeitspanne erzeugt werden, und die Anzahl zweiter Taktzyklen zu erzeugen.
  18. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 12 bis 14, weiter dadurch gekennzeichnet, dass der Verzögerungszähler folgende Elemente enthält: – eine Logikeinheit zum Erzeugen eines Logikausgangssignals, das in Reaktion auf die Erzeugung des Spaltenzugriffbefehls aktiviert und in Reaktion auf ein Abtastverstärkerfreigabesignal deaktiviert wird, wobei das Logikausgangssignal dazu dient, den Abtastverstärker freizugeben, und – einen Taktzähler zum Zählen der Anzahl an Taktzyklen des Taktsignals, die während einer Zeitspanne erzeugt werden, in welcher das Ausgangssignal der Logikeinheit aktiviert ist.
  19. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 12 bis 18, weiter gekennzeichnet durch – ein zweites Schieberegister zum Verzögern der Ausgabedaten der Speicherzelle um CLmin, wobei CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der Speicherzelle benötigt wird, und – einen Puffer zum Puffern des Ausgangssignals des zweiten Schieberegisters und zum Verzögern des Ausgangssignals des zweiten Schieberegisters um die erste Anzahl an Verzögerungstaktzyklen in Reaktion auf ein zweites Verzögerungstaktsteuersignal.
  20. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach Anspruch 19, weiter gekennzeichnet durch eine Puffersteuerung zum Erzeugen eines zweiten Verzögerungstaktsteuersignals zum Steuern des Puffers, wobei die Puffersteuerung folgende Elemente enthält: – ein erstes Register zum Verzögern des Spaltenzugriffbefehls um die erste Anzahl an Verzögerungstaktzyklen und zum Ausgeben des verzögerten Spaltenzugriffbefehls und – ein zweites Register zum Erzeugen eines zweiten Verzögerungssteuersignals zum Verzögern des Ausgangssignals des ersten Registers um die erste Anzahl an Verzögerungstaktzyklen und zum Steuern des Puffers in jedem Zyklus des Taktsignals.
  21. Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff nach einem der Ansprüche 12 bis 20, weiter dadurch gekennzeichnet, dass das erste Verzögerungstaktsignal von außerhalb des SDRAMs bereitgestellt wird.
  22. Verfahren zur Steuerung der CAS-Latenz eines synchronen dynamischen Speicherbauelements mit wahlfreiem Zugriff, das synchron zu einem Taktsignal arbeitet und eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweist und Daten aus einer ausgewählten Speicherzelle abgibt, gekennzeichnet durch folgende Schritte: – Eingeben von RLmin – CLmin von außerhalb des SDRAMs, wobei RLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, – Vergleichen von RCL mit RLmin – CLmin, wobei RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank bezeichnet, und – Bestimmen der CAS-Latenz, die gleich der Anzahl an Taktzyklen des Taktsignals ist, die seit der Anwendung des Spaltenzugriffbefehls bis zur Datenausgabe benötigt wird, derart, dass sie gleich RLmin – RCL ist, wenn RCL kleiner als RLmin – CLmin ist, und gleich CLmin ist, wenn RCL nicht kleiner als RLmin – CLmin ist.
  23. Verfahren zur Steuerung der CAS-Latenz eines synchronen dynamischen Speicherbauelements mit wahlfreiem Zugriff, das eine Bank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweist und die Daten einer ausgewählten Speicherzelle synchron zu einem Taktsignal ausgibt, gekennzeichnet durch folgende Schritte: – Erfassen von RCL, wobei RCL die Anzahl an Taktzyklen des Taktsignals seit einer Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezeichnet, – Erfassen von SAE, wobei SAE die Anzahl an Taktzyklen des Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zu einem Zeitpunkt, zu dem ein Abtastverstärker freigegeben wird, bezeichnet, – Vergleichen von RCL mit SAE, – Festlegen der CAS-Latenz, welche die Anzahl an Taktzyklen des Taktsignals darstellt, die seit der Anwendung des Spaltenzugriffbefehls bis zur Datenausgabe benötigt werden, auf RLmin – RCL, wenn RCL kleiner als SAE ist und die Differenz zwischen RCL und SAE nicht kleiner als eine vorgegebene Anzahl an Referenztaktzyklen ist, wobei RLmin die minimale Anzahl an Taktzyklen eines Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt werden, und – Festlegen der CAS-Latenz auf CLmin, wenn RCL nicht kleiner als SAE ist oder die Differenz zwischen RCL und SAE niedriger als die vorgegebene Anzahl an Referenztaktzyklen ist, wobei CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt werden.
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