KR20000062099A - 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법 - Google Patents

포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법 Download PDF

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Abstract

포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법이 제공된다. 본 명세서에서는 카스 명령 및 칼럼 어드레스의 인가로부터 메모리 독출 및 기입 동작이 시작되기 까지의 지연시간을 클락 단위로 제어하는데 잇어서, 첫째 그 지연 시간을 MRS로 프로그래밍하는 방안과 그 지연시간을 내부 신호와 외부 신호를 검출해내는 방안을 제시하고 있다. 둘째 방법에 있어서의 발명의 동기식 반도체 메모리 장치는 카스 레이턴시를 제어하는 카운터부를 구비할 수 있다. 카운터부는 동일한 뱅크에 로우 억세스 명령이 발생한 후, 칼럼 억세스 명령이 인가되기까지의 클락 신호의 클락수에 따라 카스 레이턴시를 제어하는 신호를 발생하여 독출하는 동기식 반도체 메모리 장치의 카스 레이턴시를 제어한다. 본 발명의 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법에 의하여, 동기식 반도체 메모리 장치에서 별도의 MRS 명령없이 포스티드 카스 레이턴시와 통상적인 카스 레이턴시 동작이 적절히 수행될 수 있다.

Description

포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법{SDRAM having posted CAS latency and CAS latency control method therefor}
본 발명은 동기식 반도체 메모리 장치(SDRAM:Synchronous DRAM)에 관한 것으로서, 특히 포스티드(posted) 카스(CAS) 레이턴시(latency) 기능을 가지는 동기식 반도체 메모리 장치와 카스 레이턴시 제어 방법에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치는 외부에서 입력되는 클락 신호에 동기되어 독출 또는 기입 동작이 제어된다. 도 13은 로우(Row) 억세스(Access) 명령(Commamnd) 또는 칼럼(Column) 억세스(Access) 명령(Commamnd)의 인가로부터 데이터가 출력되기 까지의 각각의 레이턴시(Latency)를 설명하기 위한 도면이다.
먼저, 로우 억세스 명령이 인가된 후, 첫 번째 데이터가 출력되는 시점까지의 외부 클락 신호의 클락수를 라스(RAS) 레이턴시 RL라 한다. 그리고 칼럼 억세스 명령이 인가된 후, 첫 번째 데이터가 출력되는 시점까지의 외부 클락 신호의 클락수를 카스(CAS) 레이턴시 CL라 한다. 그리고 로우 억세스 명령이 인가된 후로부터, 동일한 뱅크에 대한 칼럼 억세스 명령이 인가되기까지의 외부 클락 신호의 클락수를 라스-카스 레이턴시 RCD라 한다. 따라서, RCD, RL, CL사이에는 [수학식 1]과 같은 관계가 성립한다.
RL=RCD+CL
그리고, 특정의 외부 클락 신호의 주파수에서 라스 레이턴시의 최소값을 RLmin이라 하면, 상기 RL은 [수학식 2]를 만족하여야 한다.
RL≥ RLmin
그리고 계속하여, 특정의 외부 클락 신호의 주파수에서 카스 레이턴시의 최소값을 CLmin이라 하고, RCDmin을 [수학식 3]과 같이 정의하자.
RCDmin=RLmin-CLmin
그런데 동기식 반도체 메모리 장치를 사용하는 시스템에서는 성능을 향상시키기 위해서는 RCD 〈 RCDmin인 경우 즉, 포스티드 카스 레이턴시에서도 데이터를 정상적으로 출력할 수 있는 기능이 요구된다. 다시 설명하면, RCD 〈 RCDmin인 경우에도 제품의 사양인 RL ≥ RLmin을 만족하여야 한다. 이와 같이, 포스티드 카스 레이턴시에서 RL ≥ RLmin을 만족하기 위해서는, 카스 레이턴시 CL이 [수학식 4]를 만족하여야 한다.
CL 〉 CLmin + (RCDmin-RCD)
종래 기술의 동기식 반도체 메모리 장치에서는 RCDmin-RCD ＜0의 사양을 지켜야 했으므로 모드 레지스터 세트(Mode Register Set, 이하 MRS라 함) 명령으로 상기 최소 카스 레이턴시 CLmin을 보장하는 CL을 결정하는 것으로 충분했다. 그러나 포스티드 카스 상황에서는 [수학식 4]에서 RCDmin-RCD 값과 CLmin을 별도로 알고 있어야 각각 카스 명령(칼럼 어드레스 명령 포함)은 적절한 지연시간 및 데이터 패스의 레이턴시를 제어할 수 있다.
본 발명의 목적은 포스티드 카스 명령의 수행이 가능한 동기식 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락도이다.
도 2는 도 1의 카운터부를 구체적으로 나타내는 회로도이다.
도 3은 도 1의 버퍼 제어부를 구체적으로 나타내는 회로도이다.
도 4는 포스티드 카스 명령에서 제1 실시예에 따른 동기식 반도체 메모리 장치의 중요 단자의 타이밍도이다.
도 5는 통상적인 카스 명령에서 제1 실시예에 따른 동기식 반도체 메모리 장치의 중요 단자의 타이밍도이다.
도 6은 제1 실시예에 따른 동기식 반도체 메모리 장치를 이용하는 카스 레이턴시 제어 방법을 나타내는 플로우챠트이다.
도 7은 본 발명의 제2 실시예에 따른 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락도이다.
도 8은 도 7의 카운터부를 구체적으로 나타내는 도면이다.
도 9는 도 8의 제1 감지 신호 발생부을 구체적으로 나타내는 회로도이다.
도 10은 도 8의 제2 감지 신호 발생부을 구체적으로 나타내는 회로도이다.
도 11은 도 7의 카운터부를 구체적으로 나타내는 다른 도면이다.
도 12는 제2 실시예에 따른 동기식 반도체 메모리 장치를 이용하는 카스 레이턴시 제어 방법을 나타내는 플로우챠트이다.
도 13은 일반적인 로우 억세스 명령 또는 칼럼 억세스 명령의 인가로부터 데이터가 출력되기까지의 각각의 레이턴시를 설명하기 위한 도면이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명의 일면은 행과 열에 배열되는 다수개의 메모리 셀을 가지는 뱅크와, 상기 뱅크의 열을 선택하는 칼럼 디코더를 포함하며, 클락 신호에 동기하여 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 구체적으로는 앞에서 언급된 포스티드 카스 상황에서 카스 명령의 적절한 지연 수단을 구비하는 것과 관련이 있다. 즉, tRCDmin-tRCD의 값을 결정하는 방안과 그결과 만큼 카스 명령을 메모리 내부에서 지연시키는 방안을 제시한다. 본 발명의 동기식 반도체 메모리 장치는 상기 뱅크의 열을 선택하는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력단; 상기 칼럼 어드레스 입력단과 상기 칼럼 디코더 사이에서, 상기 칼럼 어드레스를 소정의 지연클락수 만큼 지연시키도록 하는 제1 쉬프트 레지스터부; 및 로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 RLmin이라 하고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이라 할 때, 동일한 뱅크에 대하여 상기 로우 억세스 명령의 인가로부터 상기 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수 RCD에 연동하여, 상기 RCD와 상기 (RLmin-CLmin)의 차이에 대한 정보를 가지는 제1 지연클락 제어신호를 상기 제1 쉬프트 레지스터로 제공하는 수단을 구비한다. 그리고 상기 지연클락수는 상기 RCD와 상기 (RLmin-CLmin)의 차이의 크기에 응답하여, 외부에서 프로그래밍하거나, 내부에서 결정된다. 특별히 내부에서 결정될 시에는 소정의 카운터부를 구비한다.
본 발명의 동기식 반도체 메모리 장치의 카운터부는 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수를 RCD와 상기 로우 억세스 명령의 인가로부터 상기 센스 앰프가 인에이블되는 시점까지의 상기 클락 신호의 클락수 RSE를 감지하여, 상기 RCD와 상기 RSE의 차이에 대한 정보를 가지는 제1 지연클락 제어신호를 상기 제1 쉬프트 레지스터부로 제공할 수도 있다. 이때, 상기 지연클락수는 상기 RCD와 상기 RSE의 차이에 응답하여 결정된다.
상기와 같은 발명이 이루고자하는 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 동기식 반도체 메모리 장치의 카스 레이턴시 제어 방법에 관한 것이다. 본 발명의 카스 레이턴시 제어 방법은 (RLmin-CLmin)을 상기 동기식 반도체 메모리 장치의 외부에서 입력하는 단계; 상기 RCD와 상기(RLmin-CLmin)을 비교하는 단계; 상기 RCD가 (RLmin-CLmin)보다 작으면, 상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시를 (RLmin-RCD)로 결정하는 단계; 및 상기 RCD가 (RLmin-CLmin) 이상이면, 상기 카스 레이턴시를 CLmin으로 결정하는 단계를 구비한다.
본 발명의 다른 카스 레이턴시 제어 방법은 RCD를 감지하는 단계; RSE를 감지하는 단계; 상기 RCD와 상기 RSE를 비교하는 단계; 상기 RCD가 상기 RSE보다 작고 그 차이가 소정의 기준 클락수 이상이면, 상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시를 (RLmin-RCD)로 결정하는 단계: 및 상기 RCD가 상기 RSE 이상이거나 그 차이가 상기 기준 클락수보다 작으면, 상기 카스 레이턴시를 CLmin로 결정하는 단계를 구비한다.
본 발명의 또 다른 제어 방법은 상기 RCDmin-RCD 값을 외부에서 프로그래밍하여, 내부 카스 명령의 지연을 제어하는 것이다. 이는 위에서 언급한 방식에서 외부 RCD를 감지하는 과정이 생략되는 경우를 의미한다.
본 발명의 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법에 의하여, 동기식 반도체 메모리 장치에서 별도의 MRS 명령없이 포스티드 카스 레이턴시와 통상적인 카스 레이턴시 동작이 적절히 수행될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
먼저, 일반적인 동기식 반도체 메모리 장치의 출력에 관련되는 구성 요소 및 데이터 출력 동작을 개략적으로 살펴보면, 다음과 같다. 동기식 반도체 메모리 장치는 다수개의 뱅크들을 가진다. 그리고 이러한 뱅크들 각각은 행과 열에 배열되는 다수개의 메모리 셀들로 구성된다. 그리고 하나의 뱅크속에 포함되는 다수 개의 메모리 셀들 중에서 특정한 메모리 셀을 선택하기 위하여, 행을 선택하는 로우 디코더 및 열을 선택하는 칼럼 디코더를 포함한다. 그리고 로우 디코더를 통하여 선택되는 행의 메모리 셀의 데이터는 비트라인쌍으로 출력된다. 그리고 출력되는 데이터는 센스 앰프를 통하여 증폭된다. 그리고 선택되는 열에 대응하는 비트라인쌍의 증폭된 데이터는 전송 스위치를 통하여 데이터 입출력선으로 출력된다. 이때 전송 스위치는 칼럼 디코더를 통하여 입력되는 디코딩된 칼럼 어드레스에 의하여 선택적으로 턴온된다. 입출력선으로 출력된 데이터는 출력 버퍼를 통하여 외부로 출력된다. 동기식 반도체 메모리 장치의 출력 동작은 외부에서 입력되는 클락 신호에 동기하여 제어된다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락도로서, 본 발명과 관련되는 요소들이 도시된다. 도 1을 참조하면, 제1 실시예에 따른 동기식 반도체 메모리 장치는 칼럼 어드레스 입력단(N102), 제1 쉬프트 레지스터부(103), 칼럼 디코더(109), 카운터부(115) 및 뱅크(105)를 포함한다.
뱅크(105)는 행과 열에 배열되는 다수개의 메모리 셀들로 구성되면, 본 명세서에서는 대표적으로 하나의 뱅크 만이 도시된다. 칼럼 디코더(107)는 뱅크(105)의 열을 선택하는 역할을 수행한다. 칼럼 어드레스 입력단(N102)은 뱅크(105)의 열을 선택하는 칼럼 어드레스(CA)를 수신한다. 제1 쉬프트 레지스터부(103)은 칼럼 어드레스 입력단(N102)를 통하여 입력되는 칼럼 어드레스(CA)를 지연클락수(TD1) 만큼 지연하여 칼럼 디코더(109)에 제공한다. 여기서, 지연클락수(TD1)는 [수학식 5]를 만족한다.
TD1 = (RLmin-CLmin)-RCD
여기서, RLmin은 로우 억세스 명령의 인가로부터 메모리 셀의 데이터가 출력되는데 필요한 클락 신호(CLK)의 최소 클락수를 나타낸다. 그리고 CLmin은 칼럼 억세스 명령의 인가로부터 메모리 셀의 데이터가 출력되는데 필요한 클락 신호(CLK)의 최소 클락수를 나타낸다. 그리고 RCD는 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 클락 신호(CLK)의 클락수를 나타낸다.
제1 쉬프트 레지스터부(103)는 구체적으로 다수개의 레지스터들(103a, 103b, 103c)과 먹서(103x)를 구비한다. 상기 레지스터들(103a, 103b, 103c)은 직렬로 연결되며, 클락 신호(CLK)에 응답하여 입력되는 칼럼 어드레스(CA)를 순차적으로 전송한다. 따라서 칼럼 어드레스(CA)는 상기 클락 신호(CLK)의 1 클락마다 다음의 레지스터로 전송된다. 상기 먹서(103x)는 상기 칼럼 어드레스 입력단(N102)과 상기 레지스터들(103a, 103b, 103c)의 출력 신호들을 입력 신호들로 하며, 카운터부(115)에서 출력되는 제1 지연클락 제어신호(DRCD)에 응답하여 선택되는 하나의 신호를 칼럼 디코더(109)에 제공한다. 제1 쉬프트 레지스터부(103)에 포함되는 레지스터의 수는 확장될 수 있으나, 본 명세서에서는 대표적으로 3개의 레지스터만을 도시한다. 그리고 바람직한 실시예에 의하면, 상기 레지스터들(103a, 103b, 103c)는 D 플립-플럽이다.
카운터부(115)는 상기 RCD를 감지하여, 상기 RCD와 상기 (RLmin-CLmin)의 차이에 대한 정보를 가지는 제1 지연클락 제어신호(DRCD)를 상기 제1 쉬프트 레지스터부(103)의 먹서(103x)로 제공한다. 상기 (RLmin-CLmin)의 값은 MRS를 통하여 동기식 반도체 메모리 장치의 외부에서 입력될 수 있다. 카운터부(115)의 자세한 구성 및 동작은, 후술되는 도 2를 참조하여 구체적으로 기술된다.
도 1에 도시된 제1 실시예에 따른 동기식 반도체 메모리 장치는 메모리 셀에서 출력되는 데이터를 전송하기 위한 제어하는 센스 앰프(107), 제2 쉬프트 레지스터부(111) 및 버퍼(113)을 더 구비한다.
센스 앰프(107)는 비트라인쌍으로 출력되는 메모리 셀의 데이터를 증폭한다.
제2 쉬프트 레지스터부(111)는 메모리 셀의 출력 데이터를 상기 CLmin만큼 지연하여 버퍼(113)으로 제공한다. 제2 쉬프트 레지스트부(111)는 제1 쉬프트 레지스터부(103)과 거의 동일한 구성 및 작용 효과를 가지므로, 본 명세서에서는 구체적인 기술이 생략된다. 다만, 먹서(111x)는 상기 CLmin에 의하여 제어된다.
버퍼(113)는 제2 지연클락 제어신호(PTRST)에 응답하여, 상기 제2 쉬프트 레지스터부(111)의 출력 신호(N112)를 지연클락수(TD1) 만큼의 지연으로 버퍼링한다. 바람직한 실시예에 의한 동기식 반도체 메모리 장치는 상기 버퍼(113)를 제어하는 제2 지연클락 제어신호(PTRST)를 발생하는 버퍼 제어부(117)를 더 구비한다. 버퍼 제어부(117)의 자세한 구성 및 동작은, 후술되는 도 3을 참조하여 구체적으로 기술된다. 앤드 게이트(119)는 도 2와 관련하여 후술되는 카운팅 정지 신호(QRCDZE)에 의하여 인에이블되어 클락 신호(CLK)에 응답하여 칼럼 제어 신호(PCDEN)를 발생한다. 칼럼 제어 신호(PCDEN)는 궁극적으로 칼럼 디코더(109)를 제어한다.
도 2는 도 1의 카운터부(115)를 구체적으로 나타내는 회로도이다. 이를 참조하면, 카운터부(115)는 다운 카운터(201), 레지스터(203), 클락 제어부(205), 논리부(207) 및 RCD 측정부(209)를 구비한다.
다운 카운터(201)는 상기 (RLmin-CLmin)의 값인 RCDmin을 입력하며, 상기 클락 제어부(205)의 출력 신호인 제1 클락 제어 신호(CKCON1)에 응답하여 상기 RCDmin에서 1씩 감소하는 값을 가지는 출력 신호(QRCD)를 발생한다. 레지스터(203)는 다운 카운터(201)의 출력 신호(QRCD)를 논리부(207)의 출력 신호인 제2 클락 제어 신호(CKCON2)에 응답하여 저장하여, 그 출력 신호인 제1 지연 클락 제어신호(DRCD)를 제1 쉬프트 레지스터부(103, 도 1 참조)에 제공한다.
클락 제어부(205)는 로우 억세스 명령의 발생에 의하여 인에이블되어, 클락 신호(CLK)에 응답하는 제1 클락 제어 신호(CKCON1)를 다운 카운터(201)에 제공한다. 클락 제어부(205)는 다운 카운터(201)의 출력 신호(QRCD)의 값이 0이 될 때 디스에이블된다. 바람직하기로는 클락 제어부(205)는 인버터(205a)와 논리곱 게이트(205b)로 구성된다. 인버터(205a)는 다운 카운터(201)의 출력 신호(QRCD)의 값이 "0"이 될 때, "하이"로 활성하는 카운팅 정지 신호(QRCDZE)를 반전한다. 그리고 앤드 게이트(205b)는 로우 억세스 신호(PR), 클락 신호(CLK) 및 인버터(205a)의 출력 신호(N206)를 논리곱하여 제1 클락 제어 신호(CKCON1)을 발생한다. 여기서, 로우 억세스 신호(PR)는 로우 억세스 명령이 발생하면, "하이"로 활성하는 신호이다. 따라서, 제1 클락 제어 신호(CKCON1)는 로우 억세스 명령이 발생한 후, 클락 신호(CLK)에 응답한다. 그러나, 제1 클락 제어 신호(CKCON1)는 다운 카운터(201)의 출력 신호(QRCD)가 "0"이 된 후에는 "로우"상태가 계속 유지된다.
그러나, 다시 로우 억세스 명령이 발생하면, 리셋 제어부(211)의 출력 신호(PRSET)가 활성되고 다운 카운터(201)는 리셋된다. 그리고 제1 클락 제어 신호(CKCON1)는 다시 클락 신호(CLK)에 응답한다.
RCD 측정부(209)는 로우 억세스 신호(PR)과 칼럼 억세스 신호(PC)를 입력하여 RCD 측정 신호(RCDET)를 논리부(207)에 발생한다. 여기서, 칼럼 억세스 신호(PC)는 칼럼 억세스 명령이 발생하면, "하이"로 활성하는 신호이다. RCD 측정 신호(RCDET)는 로우 억세스 명령의 발생에 의하여 활성하고 칼럼 억세스 명령의 발생에 의하여 디스에이블된다.
바람직한 실시예에 따르면, RCD 측정부(209)는 2개의 인버터들(209a, 209d)과 2개의 낸드 게이트(209b, 209c)로 구성된다. 인버터(209a)는 칼럼 억세스 신호(PC)를 반전시킨다. 그리고 2개의 낸드 게이트(209b, 209c)는 각각 로우 억세스 신호(PR)과 인버터(209a)의 출력 신호를 하나의 입력 신호로 하며, 서로 크로스 커플(cross-couple)된다. 그리고 인버터(209d)는 낸드 게이트(209b)의 출력 신호를 반전하여 RCD 측정 신호(RCDET)를 발생한다. 따라서 RCD 측정 신호(RCDET)는 로우 억세스 명령의 발생에 의하여 활성하고 칼럼 억세스 명령의 발생에 의하여 디스에이블된다.
논리부(207)는 제1 클락 제어 신호(CKCON1)와 RCD 측정 신호(RCDET)를 논리합하여, 그 출력 신호인 제2 클락 제어 신호(CKCON2)를 레지스터(203)의 클락단에 제공한다. 바람직하기로는, 논리부(207)는 노아 게이트로 구현된다.
도 2에 도시된 카운부(115)는 RCDmin, 로우 억세스 신호(PR), 칼럼 억세스 신호(PC), 클락 신호(CLK)를 입력하여 (RCDmin-RCD)에 대한 정보를 가지는 제1 지연클락 제어신호(DRCD)를 발생한다. 여기서, (RCDmin-RCD)이 "0"보다 작은 값인 경우에는, 제1 지연클락 제어신호(DRCD)는 상기 (RCDmin-RCD)가 "0"인 경우의 정보와 동일한 정보를 지닌다.
도 3은 도 1의 버퍼 제어부(117)를 구체적으로 나타내는 회로도이다. 이를 참조하면, 버퍼 제어부(117)는 제1 레지스터부(301) 및 제2 레지스터부(303)를 구비한다.
제1 레지스터부(301)는 클락 신호(CLK)에 응답하여, 칼럼 억세스 신호(PC)를 지연클락수(TD1)만큼 지연하여 출력한다. 제1 레지스터부(301)는 클락 신호(CLK) 대신에 내부 클락 신호(PCLK)에 응답할 수도 있다. 여기서 내부 클락 신호(PCLK)는 클락 신호(CLK)의 상승 단부에 응답하여 발생하는 신호이다. 제1 레지스터부(301)는 도 1의 제1 쉬프트 레지스터(101)와 거의 동일한 구성 및 작용효과를 가진다. 다만, 제1 쉬프트 레지스터(103)는 칼럼 어드레스(CA)를 지연클락수(TD1) 만큼 지연시키는 반면에, 제1 레지스터부(301)는 칼럼 억세스 신호(PC)를 지연클락수(TD1) 만큼 지연시키는 것에 차이점이 있을 뿐이다.
제2 레지스터부(303)는 클락 신호(CLK)에 응답하여, 제1 레지스터(301)의 출력 신호(N302)를 지연클락수(CLmin)만큼 지연하여 출력한다. 제2 레지스터부(303)는 도 1의 제2 쉬프트 레지스터부(111)와 거의 동일한 구성 및 작용효과를 가진다. 다만, 제2 쉬프트 레지스터부(111)는 메모리 셀의 출력 데이터를 상기 CLmin만큼 지연시키는 반면에, 제2 레지스터부(303)는 제1 레지스터부(301)의 출력 신호(N302)를 CLmin 만큼 지연시키는 것에 차이점이 있을 뿐이다.
도 4는 포스티드 카스 명령에서 제1 실시예에 따른 동기식 반도체 메모리 장치의 중요 단자의 타이밍도이다. 도 4에서 RCDmin은 4이고, CLmin은 4이며, RCD가 2이다. 이와 같이, RCD가 RCDmin보다 작은 경우에는 카스 레이턴시 CL이 6으로 변경되어 적절히 데이터 출력 동작이 수행됨을 알 수 있다.
도 5는 통상적인 카스 명령에서 제1 실시예에 따른 동기식 반도체 메모리 장치의 중요 단자의 타이밍도이다. 도 4에서 RCDmin은 4이고, CLmin은 4이며, RCD가 6이다. 이와 같이, RCD가 RCDmin보다 큰 경우에는 카스 레이턴시 CL이 CLmin인 4로 되어 카스 레이턴시의 손실없이 적절히 데이터 출력 동작이 수행됨을 알 수 있다.
도 6은 제1 실시예에 따른 동기식 반도체 메모리 장치를 이용하는 카스 레이턴시 제어 방법을 나타내는 플로우챠트이다. 이를 참조하여, 카스 레이턴시 제어 방법을 기술하면, 다음과 같다. 먼저 RCDmin이 동기식 반도체 메모리 장치의 외부에서 입력된다(601단계). 그리고 RCD가 측정된다(603단계). RCD가 RCDmin과 비교된다(607). 그리고 RCD가 RCDmin보다 작으면, CL은 (RLmin-RCD)로 결정된다(609). RCD가 RCDmin 이상이면, CL은 CLmin으로 결정된다(611).
제2 실시예
도 7은 본 발명의 제2 실시예에 따른 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락도로서, 본 발명과 관련되는 요소들이 도시된다. 그리고 도 7의 제2 실시예에서 도 1의 제1 실시예와 동일한 기능을 수행하는 신호들은 동일한 참조부호를 사용한다. 도 7에 도시된 제2 실시예는 도 1의 제1 실시예와 거의 동일한 구성 및 작용 효과를 가진다. 따라서 본 명세서에서는 설명의 편의를 위하여, 제2 실시예의 구성 및 작용 효과가 제 1실시예와 구별되는 부분에 대해서만 기술된다. 도 7의 제2 실시예는 제1 지연클락 제어신호(DRCD)를 발생하는 카운터부(715)에서 도 1의 카운터부(115)와 차이점을 지닌다.
카운터부(715)는 RCD와 RSE를 감지하여, RCD와 RSE의 차이에 대한 정보를 가지는 제1 지연클락 제어신호(DRCD)를 상기 제1 쉬프트 레지스터부(603)의 먹서(603x)로 제공한다. 물론 상기 제1 지연클락 제어신호가 외부로부터 직접적으로 MRS 드으이 수단을 거쳐 인가되는 것도 하나의 구현 방업이 된다. 여기서 RSE는 로우 억세스 명령의 인가로부터 센스 앰프(607)가 인에이블되는 시점까지의 클락 신호(CLK)의 클락수를 의미한다. 그리고 RSE는 동기식 반도체 장치의 내부에서 자체적으로 측정된다.
그리고 칼럼 어드레스(CA)가 제1 쉬프트 레지스터부(603)에 의하여 지연되는 지연클락수(TD2)는 지연클락수(TD2)는 [수학식 6]을 만족한다.
TD2 = RSE-RCD
카운터부(715)의 자세한 구성 및 동작은, 후술되는 도 8 내지 도 11을 참조하여 구체적으로 기술된다.
도 8은 도 7의 카운터부(715)를 구체적으로 나타내는 도면이다. 도 8을 참조하면, 카운터부(715)는 제1 카운팅 회로(801), 제2 카운팅 회로(803) 및 감산부(805)를 구비한다.
제1 카운팅 회로(801)는 RSE를 카운팅하여 제1 클락수(CNT1)를 발생하고, 제2 카운팅 회로(803)는 RCD를 카운팅하여 제2 클락수(CNT2)를 발생한다. 감산기(805)는 제2 클락수(CNT2)에서 제1 클락수(CNT1)를 감산하여 제1 지연클락 제어신호(DRCD)를 발생한다. 그러나 제2 클락수(CNT2)가 제1 클락수(CNT1)보다 작은 경우에, 제1 지연클락 제어신호(DRCD)는 "0"의 정보를 가진다.
제1 카운팅 회로(801)는 구체적으로 논리 래치부와 카운터(801c)를 구비한다. 바람직한 실시예에 의하면, 논리 래치부는 낸드 게이트들(801a, 801b)로 구현된다. 낸드 게이트들(801a, 801b)은 로우 감지 신호(/PRD)와 센스 앰프 감지 신호(/PRCD)를 각각 하나의 입력 신호로 한다. 그리고 낸드 게이트들(801a, 801b)은 서로 크로스 커플된다. 여기서, 로우 감지 신호(/PRD)는 로우 억세스 신호(PR)의 상승 천이에 응답하는 펄스로 발생하는 신호이다. 그리고 센스 앰프 감지 신호(/PRCD)는 센스 앰프(707, 도 7 참조)의 인에이블을 지시하는 센스 앰프 인에이블 신호(PSE)의 상승 천이에 응답하여 펄스로 발생하는 신호이다. 따라서 논리 래치부의 출력 신호(N801)는 로우 억세스 명령의 발생에 의하여 활성하며, 상기 센스 앰프 인에이블 신호(PSE)의 활성에 의하여 비활성한다.
그리고 카운터(801c)는 논리 래치부(801a, 801b)의 출력 신호(N801)의 활성 구간에서 인에이블되어, 활성 구간에서 발생하는 클락 신호(CLK)의 클락수를 카운팅하여 제1 클락수(CNT1)을 감산기(805)에 제공한다. 따라서, 상기 제1 클락수(CNT1)는 로우 억세스 명령의 인가로부터 센스 앰프(607)가 인에이블되는 시점까지의 클락 신호(CLK)의 클락수 RSE가 된다.
제2 카운팅 회로(803)는 구체적으로 논리 래치부와 카운터(803c)를 구비한다. 바람직한 실시예에 의하면, 논리 래치부는 낸드 게이트들(803a, 803b)로 구현된다. 낸드 게이트들(803a, 803b)은 로우 감지 신호(/PRD)와 칼럼 감지 신호(/PCD)를 각각 하나의 입력 신호로 한다. 그리고 낸드 게이트들(803a, 803b)은 서로 크로스 커플된다. 여기서, 칼럼 감지 신호(/PCD)는 칼럼 억세스 신호(PC)의 상승 천이에 응답하는 펄스로 발생하는 신호이다. 따라서 논리 래치부의 출력 신호(N803)는 로우 억세스 명령의 발생에 의하여 활성하며, 칼럼 억세스 신호(PC)의 활성에 의하여 비활성한다.
그리고 카운터(803c)는 논리 래치부(803a, 803b)의 출력 신호(N803)의 활성 구간에서 인에이블되어, 활성 구간에서 발생하는 클락 신호(CLK)의 클락수를 카운팅하여 제2 클락수(CNT2)을 감산기(805)에 제공한다. 따라서, 상기 제2 클락수(CNT2)는 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 클락 신호(CLK)의 클락수 RCD가 된다.
도 8의 제1 감지 신호 발생부(807)는 로우 억세스 신호(PR) 또는 칼럼 억세스 신호(PC)에 응답하여, 로우 감지 신호(/PRD) 또는 칼럼 감지 신호(/PCD)를 발생하는 회로로서, 그 구체적인 구성은 도 9와 관련되어 기술된다. 도 8의 제2 감지 신호 발생부(809)는 센스 앰프 인에이블 신호(PSE)에 응답하여, 센스 앰프 감지 신호(/PRCD)를 발생하는 회로로서, 그 구체적인 구성은 도 10과 관련되어 기술된다.
도 9는 도 8의 제1 감지 신호 발생부(807)을 구체적으로 나타내는 회로도이다. 도 9를 참조하면, 로우 감지 신호(/PRD) 또는 칼럼 감지 신호(/PCD)는 로우 억세스 신호(PR) 또는 칼럼 억세스 신호(PC)에 응답하여, 펄스로 발생되는 신호이다.
도 10은 도 8의 제2 감지 신호 발생부(809)을 구체적으로 나타내는 회로도이다. 도 10을 참조하면, 센스 앰프 감지 신호(/PRCD)는 센스 앰프 인에이블 신호(PSE)에 응답하여, 펄스로 발생되는 신호이다. 그러나 센스 앰프 감지 신호(/PRCD)의 센스 앰프 인에이블 신호(PSE)에 대한 응답은 지연부(1001)에 의한 지연시간(TDEL)을 가진다. 바람직하기로는, 지연시간(TDEL)은 칼럼 억세스 명령의 발생에서부터 비트 라인쌍의 데이터를 입출력선으로 전송하는 전공 스위치가 "턴온"되는데 소요되는 시간이다. 그리고 지연시간(TDEL)은 기준 클락수(T1)의 클락 신호(CLK)가 발생하는 시간이다.
도 11은 도 7의 카운터부(715)를 구체적으로 나타내는 다른 도면이다. 도 11의 카운터부(715)는 논리부(1101) 및 카운터(1103)을 구비한다.
논리부(1101)는 구체적으로 3개의 낸드 게이트들(1101a, 1101b, 1101c)을 포함한다. 낸드 게이트(1101a)는 로우 억세스 명령과 칼럼 억세스 명령에 의하여 발생하면, 활성하는 출력 신호(N1101)을 발생한다. 그리고 낸드 게이트들(1101b, 1101c)은 각각 낸드 게이트(1101a)의 출력 신호(N1101)과 센스 앰프 감지 신호(/PRCD)를 각각 하나의 입력 신호로 한다. 그리고 낸드 게이트들(1101b, 1101c)은 서로 크로스 커플된다. 따라서, 논리부(1101)의 출력 신호(N1102)는 상기 칼럼 억세스 명령의 발생에 응답하여 활성하고, 센스 앰프 인에이블 신호(PSE)에 응답하여 비활성한다.
카운터(1103)는 논리부(1101)의 출력 신호(N1102)의 활성 구간에서 발생하는 클락 신호(PCLK)의 클락수를 카운팅한다.
도 12는 제2 실시예에 따른 동기식 반도체 메모리 장치를 이용하는 카스 레이턴시 제어 방법을 나타내는 플로우챠트이다. 이를 참조하여, 카스 레이턴시 제어 방법을 기술하면, 다음과 같다. 먼저 RCD와 RSE가 동기식 반도체 메모리 장치 내부에서 측정된다(1203단계). 그리고 RCD가 RSE와 비교된다(1205단계). RCD가 RSE보다 작고 그 차이가 기준 클락수(T1) 이상이면, 카스 레이턴시(CL)는 (RLmin-RCD)로 결정된다(1207단계). RCD가 RSE 이상이거나 그 차이가 기준 클락수(T1)보다 작으면, 카스 레이턴시(CL)는 CLmin로 결정된다(1209단계).
본 발명의 제1 실시예에 따른 동기식 반도체 메모리 장치는 RCDmin을 동기식 반도체 메모리 장치의 외부에서 MRS등을 통하여 입력하고, RCD를 RCDmin과 비교하며, 그 결과에 따라 카스 레이턴시(CL)을 조절한다. 반면에 본 발명의 제2 실시예에 따른 동기식 반도체 메모리 장치는 동기식 반도체 메모리 자체적으로 RCD와 RSE를 측정하고 비교하여, 그 결과에 따라 카스 레이턴시(CL)을 조절한다는 점에서 제1 실시예와 차이점을 지닌다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법에 의하여, 동기식 반도체 메모리 장치에서 포스티드 카스 레이턴시와 통상적인 카스 레이턴시 동작이 적절히 수행될 수 있다.

Claims (24)

  1. 행과 열에 배열되는 다수개의 메모리 셀을 가지는 뱅크와, 상기 뱅크의 열을 선택하는 칼럼 디코더를 포함하며, 클락 신호에 동기하여 동작하는 동기식 반도체 메모리 장치에 있어서,
    상기 뱅크의 열을 선택하는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력단;
    상기 칼럼 어드레스 입력단과 상기 칼럼 디코더 사이에서, 상기 칼럼 어드레스를 소정의 지연클락수 만큼 지연시키도록 하는 제1 쉬프트 레지스터부; 및
    로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 RLmin이라 하고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이라 할 때, 동일한 뱅크에 대하여 상기 로우 억세스 명령의 인가로부터 상기 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수 RCD를 감지하여, 상기 RCD와 상기 (RLmin-CLmin)의 차이에 대한 정보를 가지는 제1 지연클락 제어신호를 상기 제1 쉬프트 레지스터로 제공하는 카운터부를 구비하며,
    상기 지연클락수는 상기 RCD와 상기 (RLmin-CLmin)의 차이의 크기에 응답하여 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 쉬프트 레지스터부는
    매주기의 상기 클락 신호에 응답하여, 상기 칼럼 어드레스를 계속적으로 전송하며 직렬로 연결되는 다수개의 레지스터들; 및
    상기 RCD와 상기 (RLmin-CLmin)의 차이에 응답하여, 상기 레지스터들의 출력 신호들 중에서 하나의 신호를 선택적으로 상기 칼럼 디코더에 공급하는 먹서를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 레지스터들은
    D 플립-플럽인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 카운터부는
    상기 (RLmin-CLmin)의 값을 상기 클락 신호에 응답하여 1씩 감소시키는 다운 카운터;
    상기 로우 억세스 명령이 발생하고 나서, 상기 칼럼 억세스 명령이 발생할 때의 상기 다운 카운터의 출력값 또는 0의 값을 가지는 상기 다운 카운터의 출력값으로 저장되는 출력값의 정보를 가지는 제1 지연클락 제어신호(DRCD)를 상기 제1 쉬프트 레지스터부로 제공하는 레지스터;
    상기 로우 억세스 명령의 발생에 의하여 인에이블되어 상기 클락 신호에 응답하는 제1 클락 제어 신호를 상기 다운 카운터로 제공하고, 상기 다운 카운터의 출력값이 0이 될 때 디스에이블되는 클락 제어부; 및
    상기 로우 억세스 명령의 발생에 의하여 인에이블되어 상기 제1 클락 제어 신호에 응답하는 제2 클락 제어 신호를 상기 레지스터로 제공하고, 상기 칼럼 억세스 명령의 발생에 의하여 디스에이블되는 논리부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 동기식 반도체 메모리 장치는
    상기 로우 억세스 명령의 발생에 의하여 활성하고 상기 칼럼 억세스 명령의 발생에 의하여 디스에이블되는 출력 신호를 상기 논리부에 제공하는 RCD 측정부를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 동기식 반도체 메모리 장치는
    상기 메모리 셀의 출력 데이터를 상기 CLmin만큼 지연시키는 제2 쉬프트 레지스터부;
    소정의 제2 지연 클락 제어 신호에 응답하여, 상기 제2 쉬프트 레지스터부의 출력 신호를 상기 지연클락수 만큼의 지연으로 버퍼링하는 버퍼를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 동기식 반도체 메모리 장치는 상기 버퍼를 제어하는 제2 지연클락 제어신호를 발생하는 버퍼 제어부를 더 구비하며,
    상기 버퍼 제어부는
    매주기의 상기 클락 신호에 응답하여, 상기 칼럼 억세스 명령을 상기 지연클락수 만큼 지연하여 출력하는 제1 레지스터부; 및
    매주기의 상기 클락 신호에 응답하여, 상기 제1 레지스터부의 출력 신호를 상기 CLmin만큼 지연하여 상기 버퍼를 제어하는 제2 지연 제어 신호를 발생하는 제2 레지스터부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 행과 열에 배열되는 다수개의 메모리 셀을 가지는 뱅크와, 상기 뱅크의 열을 선택하는 칼럼 디코더와, 선택되는 상기 메모리 셀로부터의 데이터를 출력하는 비트라인쌍과, 상기 비트라인의 데이터를 증폭하는 센스 앰프를 포함하며, 클락 신호에 동기하여 동작하는 동기식 반도체 메모리 장치에 있어서,
    상기 뱅크를 선택하는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력단;
    상기 칼럼 어드레스 입력단과 상기 칼럼 디코더 사이에서, 상기 칼럼 어드레스를 소정의 지연클락수 만큼 지연시키도록 하는 제1 쉬프트 레지스터부; 및
    동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수를 RCD와 상기 로우 억세스 명령의 인가로부터 상기 센스 앰프가 인에이블되는 시점까지의 상기 클락 신호의 클락수 RSE값이 정해져 있을 때, 상기 RCD와 상기 RSE의 차이에 대한 정보를 가지는 제1 지연클락 제어신호를 상기 제1 쉬프트 레지스터부로 제공하는 카운터부를 구비하며,
    상기 지연클락수는 상기 RCD와 상기 RSE의 차이에 응답하여 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제1 쉬프트 레지스터부는
    매주기의 상기 클락 신호에 응답하여, 상기 칼럼 어드레스를 계속적으로 전송하며 직렬로 연결되는 다수개의 레지스터들; 및
    상기 RCD와 상기 RSE의 차이에 응답하여, 상기 레지스터들의 출력 신호들 중에서 하나의 신호를 선택적으로 상기 칼럼 디코더에 공급하는 먹서를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 레지스터들은
    D 플립-플럽인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 카운터부는
    RSE를 카운팅하여 제1 클락수를 발생하는 제1 카운팅 회로;
    RCD를 카운팅하여 제2 클락수를 발생하는 제2 카운팅 회로; 및
    상기 제2 클락수에서 상기 제1 클락수를 감산하여 제3 클락수를 계산하며, 상기 제3 클락수가 음의 값일 때에는 0으로 하는 감산기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 카운팅 회로는
    상기 로우 억세스 명령의 발생에 의하여 활성하며, 상기 센스 앰프 인에이블 신호의 활성에 의하여 비활성하는 출력 신호를 발생하는 논리 래치부; 및
    상기 논리 래치부의 출력 신호의 활성 구간에서 인에이블되어, 상기 활성 구간에서 발생하는 상기 클락 신호의 클락수를 카운팅하여 상기 제1 클락수를 발생하는 카운터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 제2 카운팅 회로는
    상기 로우 억세스 명령의 발생에 의하여 활성하며, 상기 칼럼 억세스 명령의 발생에 의하여 비활성하는 출력 신호를 발생하는 논리 래치부; 및
    상기 논리 래치부의 출력 신호의 활성 구간에서 인에이블되어, 상기 활성 구간에서 발생하는 상기 클락 신호의 클락수를 카운팅하여 상기 제2 클락수를 발생하는 카운터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  14. 제8 항에 있어서, 상기 카운터부는
    상기 칼럼 억세스 명령의 발생에 응답하여 활성하고, 상기 센스 앰프를 인에이블시키는 센스 앰프 인에이블 신호에 응답하여 비활성하는 출력 신호를 발생하는 논리부; 및
    상기 논리부의 출력 신호의 활성 구간에서 발생하는 상기 클락 신호의 클락수를 카운팅하는 카운터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  15. 제8 항에 있어서, 상기 반도체 메모리 장치는
    칼럼 억세스 명령이 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin라 할 때, 상기 메모리 셀의 출력 데이터를 상기 CLmin만큼 지연시키는 제2 쉬프트 레지스터부;
    소정의 제2 지연클락 제어신호에 응답하여, 상기 제2 쉬프트 레지스터부의 출력 신호를 소정의 지연클락수 만큼의 지연으로 버퍼링하는 버퍼를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 동기식 반도체 메모리 장치는 상기 버퍼를 제어하는 제2 지연클락 제어신호를 발생하는 버퍼 제어부를 더 구비하며,
    상기 버퍼 제어부는
    매주기의 상기 클락 신호에 응답하여, 상기 칼럼 억세스 명령을 상기 제1 지연 클락수 만큼 지연하여 출력하는 제1 레지스터부; 및
    매주기의 상기 클락 신호에 응답하여, 상기 제1 레지스터부의 출력 신호를 상기 지연클락수 만큼 지연하여 상기 버퍼를 제어하는 제2 지연 제어 신호를 발생하는 제2 레지스터부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  17. 제8 항에 있어서, 상기 제1 지연클락 신호는
    외부에서 적절한 수단에 의해서 직접 공급되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  18. 행과 열에 배열되는 다수개의 메모리 셀을 가지는 뱅크를 포함하며, 선택되는 상기 메모리 셀의 데이터를 칼럼 억세스 명령으로부터 소정의 카스 레이턴시가 경과된 후의 클락 신호에 동기하여 독출하는 동기식 반도체 메모리 장치에 있어서,
    상기 카스 레이턴시는
    동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터, 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수에 의하여 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  19. 행과 열에 배열되는 다수개의 메모리 셀을 포함하는 뱅크를 가지며, 선택되는 상기 메모리 셀의 데이터를 클락 신호에 동기하여 출력하는 동기식 반도체 메모리 장치에 있어서,
    로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 RLmin이라 하고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이라 하고, 동일한 뱅크에 대하여 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수를 RCD라 할 때,
    상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시는
    RCD가 (RLmin-CLmin)보다 작은 경우에는 (RLmin-RCD)로 결정되며,
    RCD가 (RLmin-CLmin)이상인 경우에는 CLmin으로 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 (RLmin-CLmin)는
    상기 동기식 반도체 메모리 장치의 외부에서 입력되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  21. 행과 열에 배열되는 다수개의 메모리 셀을 가지는 뱅크와, 상기 뱅크의 열을 선택하는 칼럼 디코더와, 선택되는 상기 메모리 셀로부터의 데이터를 출력하는 비트라인쌍과, 상기 비트라인쌍의 데이터를 증폭하는 센스 앰프를 포함하며, 클락 신호에 동기하여 동작하는 동기식 반도체 메모리 장치에 있어서,
    로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 RLmin이라 하고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이라 하고, 동일한 뱅크에 대하여 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수를 RCD라하고, 상기 로우 억세스 명령의 인가로부터 상기 센스 앰프가 인에이블되는 시점까지의 상기 클락 신호의 클락수 RSE라고 할 때,
    상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시는
    상기 RCD와 상기 RSE의 크기의 차이에 의하여 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  22. 제21 항에 있어서, 상기 카스 레이턴시는
    상기 RCD가 상기 RSE보다 작고 그 차이가 소정의 기준 클락수 이상이면, (RLmin-RCD)로 결정되며,
    상기 RCD가 상기 RSE 이상이거나 그 차이가 상기 기준 클락수 이하이면, 상기 CLmin으로 결정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  23. 행과 열에 배열되는 다수개의 메모리 셀을 포함하는 뱅크를 가지며, 클락 신호에 동기하여 선택되는 상기 메모리 셀의 데이터를 출력하는 동기식 반도체 메모리 장치의 카스 레이턴시 제어 방법에 있어서,
    로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 RLmin이라 하고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이라 할 때, 상기 (RLmin-CLmin)을 상기 동기식 반도체 메모리 장치의 외부에서 입력하는 단계;
    동일한 뱅크에 대하여 동일한 뱅크에 대하여 로우 억세스 명령의 인가로부터 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수를 RCD라 할 때, 상기 RCD와 상기(RLmin-CLmin)을 비교하는 단계;
    상기 RCD가 (RLmin-CLmin)보다 작으면, 상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시를 (RLmin-RCD)로 결정하는 단계; 및
    상기 RCD가 (RLmin-CLmin) 이상이면, 상기 카스 레이턴시를 CLmin으로 결정하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 카스 레이턴시 제어 방법.
  24. 행과 열에 배열되는 다수개의 메모리 셀을 포함하는 뱅크를 가지고, 로우 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 클락 신호의 최소 클락수를 RLmin이고, 칼럼 억세스 명령의 인가로부터 상기 메모리 셀의 데이터가 출력되는데 필요한 상기 클락 신호의 최소 클락수를 CLmin이며, 상기 클락 신호에 동기하여 선택되는 상기 메모리 셀의 데이터를 출력하는 동기식 반도체 메모리 장치의 카스 레이턴시 제어 방법에 있어서,
    로우 억세스 명령이 인가로부터 상기 칼럼 억세스 명령의 인가까지의 상기 클락 신호의 클락수 RCD를 감지하는 단계;
    상기 로우 억세스 명령이 인가로부터 상기 센스 앰프가 인에이블되는 시점까지의 상기 클락 신호의 클락수 RSE를 감지하는 단계;
    상기 RCD와 상기 RSE를 비교하는 단계;
    상기 RCD가 상기 RSE보다 작고 그 차이가 소정의 기준 클락수 이상이면, 상기 칼럼 억세스 명령의 인가로부터 데이터가 출력되는데 소요되는 상기 클락 신호의 클락수인 카스 레이턴시를 (RLmin-RCD)로 결정하는 단계: 및
    상기 RCD가 상기 RSE 이상이거나 그 차이가 상기 기준 클락수보다 작으면, 상기 카스 레이턴시를 CLmin로 결정하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 카스 레이턴시 제어 방법.
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JP2000057486A JP3865561B2 (ja) 1999-03-03 2000-03-02 ポステッドｃａｓラテンシ機能を備えた同期式半導体メモリ装置及びｃａｓラテンシ制御方法
DE10010440A DE10010440B9 (de) 1999-03-03 2000-03-03 Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff und Verfahren zur CAS-Latenzsteuerung
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590855B1 (ko) * 2003-10-14 2006-06-19 주식회사 하이닉스반도체 전류 소모의 감소를 위한 반도체 메모리 소자
US8125847B2 (en) 2008-04-29 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor memory device and access method thereof
WO2022213058A1 (en) * 2021-04-01 2022-10-06 Micron Technology, Inc. Dynamic random access memory speed bin compatibility

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035158A (ja) * 1999-07-22 2001-02-09 Nec Corp メモリアクセス方法及びメモリアクセス方式
DE10125371A1 (de) * 2001-05-23 2002-12-12 Infineon Technologies Ag Halbleiterspeicher und Verfahren zum Betrieb des Halbleiterspeichers
US6683816B2 (en) * 2001-10-05 2004-01-27 Hewlett-Packard Development Company, L.P. Access control system for multi-banked DRAM memory
KR100418524B1 (ko) * 2001-10-06 2004-02-11 삼성전자주식회사 디지털 제어 내부클럭 발생회로 및 그에 따른 내부클럭발생방법
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
KR100425472B1 (ko) * 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
JP2004005821A (ja) * 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
US6898682B2 (en) * 2002-08-12 2005-05-24 Freescale Semiconductor, Inc. Automatic READ latency calculation without software intervention for a source-synchronous interface
KR100495917B1 (ko) 2002-11-20 2005-06-17 주식회사 하이닉스반도체 고속 데이터 출력을 위한 파이프래치 회로
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
JP4152308B2 (ja) * 2003-12-08 2008-09-17 エルピーダメモリ株式会社 半導体集積回路装置
DE102004009958B3 (de) * 2004-03-01 2005-09-22 Infineon Technologies Ag Schaltungsanordnung zur Latenzregelung
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
KR100582391B1 (ko) * 2004-04-08 2006-05-22 주식회사 하이닉스반도체 반도체 소자에서의 지연 요소의 지연 검출 장치 및 방법
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100608372B1 (ko) 2004-12-03 2006-08-08 주식회사 하이닉스반도체 동기식 메모리 장치의 데이타 출력 시점 조절 방법
KR100636930B1 (ko) * 2004-12-28 2006-10-19 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브신호 발생회로
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
KR100605572B1 (ko) * 2005-06-30 2006-07-31 주식회사 하이닉스반도체 반도체메모리소자
JP5242397B2 (ja) 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
JP2007200504A (ja) * 2006-01-30 2007-08-09 Fujitsu Ltd 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法
US9632929B2 (en) * 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
DK2696290T3 (en) * 2006-02-09 2016-02-15 Google Inc Memory circuit system and method
JP2007305027A (ja) * 2006-05-15 2007-11-22 Toshiba Corp 汎用レジスタ回路
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100833181B1 (ko) * 2006-08-16 2008-05-28 삼성전자주식회사 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
JP5431028B2 (ja) * 2009-05-28 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
JP5587562B2 (ja) * 2009-05-28 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101080206B1 (ko) 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 장치의 어드레스 출력 타이밍 제어 회로
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US9224442B2 (en) 2013-03-15 2015-12-29 Qualcomm Incorporated System and method to dynamically determine a timing parameter of a memory device
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10236042B2 (en) * 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
US11874682B1 (en) * 2022-12-06 2024-01-16 Infineon Technologies Ag Voltage regulator and circuits with a voltage regulator

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
JPH0745068A (ja) * 1993-08-02 1995-02-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2616567B2 (ja) * 1994-09-28 1997-06-04 日本電気株式会社 半導体記憶装置
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
JP3183159B2 (ja) * 1996-03-29 2001-07-03 日本電気株式会社 同期型ｄｒａｍ
JP3406790B2 (ja) * 1996-11-25 2003-05-12 株式会社東芝 データ転送システム及びデータ転送方法
JPH10228772A (ja) * 1997-02-18 1998-08-25 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
US6088255A (en) * 1998-03-20 2000-07-11 Fujitsu Limited Semiconductor device with prompt timing stabilization

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100590855B1 (ko) * 2003-10-14 2006-06-19 주식회사 하이닉스반도체 전류 소모의 감소를 위한 반도체 메모리 소자
US8125847B2 (en) 2008-04-29 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor memory device and access method thereof
WO2022213058A1 (en) * 2021-04-01 2022-10-06 Micron Technology, Inc. Dynamic random access memory speed bin compatibility
US11823767B2 (en) 2021-04-01 2023-11-21 Micron Technology, Inc. Dynamic random access memory speed bin compatibility

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