KR100585136B1 - 메모리 시스템의 데이터 채널 초기화 방법 - Google Patents

메모리 시스템의 데이터 채널 초기화 방법 Download PDF

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Abstract

반도체 메모리장치의 핀수 증가없이 그리고 초기화 기능을 수행하는 회로없이 고속으로 데이터 채널을 초기화할 수 있는 메모리 시스템 및 이의 데이터 채널 초기화 방법이 개시된다. 상기 메모리 시스템은, 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈, 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러, 및 상기 반도체 메모리장치들과 상기 메모리 콘트롤러 사이에 연결되는 데이터 채널과 명령/어드레스 채널을 구비하고, 상기 반도체 메모리장치들의 독출 레이턴시들 및 상기 반도체 메모리장치들의 기입 레이턴시들이 상기 메모리 콘트롤러에 의해 조절되는 것을 특징으로 한다. 상기 반도체 메모리장치들은 각각 해당 독출 레이턴시에 따라 소정의 출력 지연시간을 갖고 데이터를 출력한다. 상기 반도체 메모리장치들은 각각 해당 기입 레이턴시에 따라 소정의 입력 지연시간을 갖고 데이터를 입력한다.

Description

메모리 시스템 및 이의 데이터 채널 초기화 방법{Memory system and data channel initialization method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명에 따른 데이터 채널 초기화 방법에서 기입 데이터 비트 패턴을 나타내는 도면이다.
도 3은 본 발명에 따른 데이터 채널 초기화 방법에서 독출 데이터 비트 패턴을 나타내는 도면이다.
도 4는 본 발명에 따른 데이터 채널 초기화 방법을 나타내는 플로우차트이다.
도 5는 본 발명에 따른 데이터 채널 초기화 방법에 따른 동작 타이밍도이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 메모리 시스템의 데이터 채널 초기화 방법에 관한 것이다.
반도체 메모리장치의 동작속도가 점점 고속화됨에 따라 메모리 시스템에서 메모리 콘트롤러와 메모리장치 간의 안정적인 통신을 위해서 데이터 채널 초기화(data channel initialization)가 매우 중요하다. 종래의 일반적인 메모리 시스템이 미국 특허출원 공개번호 US 2003/0026162A1에 개시되어 있다.
데이터 채널 초기화를 위해서 종래에는 반도체 메모리장치에 별도의 초기화용 핀을 구비시키고 반도체 메모리장치에 데이터를 기입하고 독출하는 동작을 반복하여 채널 지연을 조정(adjustment)하는 방법이 사용되었다. 그러나 이러한 방법은 반도체 메모리장치의 핀 수를 증가시키고 반도체 메모리장치가 초기화 기능을 수행하는 회로를 포함해야 하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 반도체 메모리장치의 핀수 증가없이 그리고 초기화 기능을 수행하는 회로없이 고속으로 데이터 채널을 초기화할 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리장치와 메모리 콘트롤러를 구비하는 메모리 시스템에서 반도체 메모리장치의 핀수 증가없이 그리고 초기화 기능을 수행하는 회로없이 고속으로 데이터 채널을 초기화할 수 있는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 시스템은, 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈, 상기 반도체 메모리장치들을 제 어하는 메모리 콘트롤러, 및 상기 반도체 메모리장치들과 상기 메모리 콘트롤러 사이에 연결되는 데이터 채널과 명령/어드레스 채널을 구비하고, 상기 반도체 메모리장치들의 독출 레이턴시들 및 상기 반도체 메모리장치들의 기입 레이턴시들이 상기 메모리 콘트롤러에 의해 조절되는 것을 특징으로 한다.
상기 반도체 메모리장치들은 각각 해당 독출 레이턴시에 따라 소정의 출력 지연시간을 갖고 데이터를 출력한다. 상기 반도체 메모리장치들은 각각 해당 기입 레이턴시에 따라 소정의 입력 지연시간을 갖고 데이터를 입력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 채널 초기화 방법은, 복수개의 반도체 메모리장치들, 및 데이터 채널과 명령/어드레스 채널에 의해 상기 메모리장치들에 연결되고 상기 메모리장치들을 제어하는 메모리 콘트롤러를 구비하는 메모리 시스템의 데이터 채널 초기화 방법에 있어서, 상기 반도체 메모리장치들을 초기화하는 단계; 상기 메모리 콘트롤러로부터 상기 반도체 메모리장치들에 기입명령을 인가하고 동일한 저주파수 데이터 비트 패턴을 상기 반도체 메모리장치들로 기입하는 단계; 상기 메모리 콘트롤러로부터 상기 반도체 메모리장치에 독출명령을 인가하고 상기 반도체 메모리장치들로부터 상기 기입된 데이터 비트 패턴을 다시 독출하는 단계; 상기 메모리 콘트롤러로부터 독출명령이 인가된 시점으로부터 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 유효 데이터가 상기 메모리 콘트롤러에 도달하는 시점까지의 지연시간들을 체크하는 단계; 체크결과에 따라 상기 지연시간들중 가장 긴 지연시간과 나머지 지연시간들이 동일해 지도록 상기 반도체 메모리장치들의 독출 레이턴시들을 설정하여 상 기 반도체 메모리장치들에 제공하는 단계; 상기 반도체 메모리장치들에 기입된 상기 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴과 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들을 비교하는 단계; 및 비교결과에 따라 상기 기입된 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴과 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들이 동일해 지도록 상기 반도체 메모리장치들의 기입 레이턴시들을 설정하여 상기 반도체 메모리장치들로 제공하는 단계를 구비하는 것을 특징으로 한다.
상기 반도체 메모리장치들은 각각 상기 메모리 콘트롤러로부터 제공되는 서로 다른 독출 레이턴시에 따라 서로 다른 출력 지연시간을 갖고 데이터를 출력한다. 상기 반도체 메모리장치들은 각각 상기 메모리 콘트롤러로부터 제공되는 서로 다른 기입 레이턴시에 따라 서로 다른 입력 지연시간을 갖고 기입 데이터를 입력한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명에 따른 메모리 시스템은, 복수개의 DRAM들(110-117)과 칼럼/어드레스 버퍼(118)가 장착되는 메모리 모듈(11), DRAM들(110-117)과 칼럼/어드레스 버퍼(118)를 제어하는 메모리 콘트롤러(13), 및 DRAM들(110-117)과 메모리 콘트롤러(13) 사이에 연결되는 데이터 채널(DQ0-DQ7) 및 명령/어드레스 채널(C/A)을 구비한다.
특히 본 발명에 따른 메모리 시스템에서는 DRAM들(110-117)의 독출 레이턴시(read latency)들 및 DRAM들(110-117)의 기입 레이턴시(write latency)들이 메모리 콘트롤러(13)에 의해 조절된다.
이에 따라 DRAM들(110-117)은 각각 해당 독출 레이턴시에 따라 각각의 소정의 출력 지연시간을 갖고 출력 데이터를 데이터 채널(DQ0-DQ7)로 출력한다. 또한 DRAM들(110-117)은 각각 해당 기입 레이턴시에 따라 각각의 소정의 입력 지연시간을 갖고 데이터 채널(DQ0-DQ7)로부터 데이터를 입력한다.
이하 도 2 내지 도 5를 참조하여 도 1에 도시된 메모리 시스템에서 수행되는 본 발명에 따른 데이터 채널 초기화 방법이 설명된다.
도 2는 본 발명에 따른 데이터 채널 초기화 방법에서 기입 데이터 비트 패턴을 나타내는 도면이고, 도 3은 본 발명에 따른 데이터 채널 초기화 방법에서 독출 데이터 비트 패턴을 나타내는 도면이다.
먼저 기입동작 동안에 111100001111... 형태의 저주파수 기입 데이터 비트 패턴(DQ Pattern A)이 동시에 데이터 채널(DQ0-DQ3)을 통해 메모리 콘트롤러(13)로부터 DRAM들(110-113)로 전송되어 기입된다. 이때 DRAM들(110-113)의 위치에 따라 서로 다른 data가 DRAM들(110-113)에 기입된다.
DRAM0(110)에는 CLK0에 응답하여 기입 데이터 비트 패턴이 기입되고 DRAM1(111)에는 CLK1에 응답하여 기입 데이터 비트 패턴이 기입된다. 그리고 DRAM2(112)에는 CLK2에 응답하여 기입 데이터 비트 패턴이 기입되고 DRAM3(113)에는 CLK3에 응답하여 기입 데이터 비트 패턴이 기입된다. 여기에서 CLK0는 DRAM0(110)에 도달되는 클럭신호(CLK)를 의미하고 CLK1은 DRAM1(111)에 도달되는 클럭신호(CLK)를 의미한다. CLK2는 DRAM2(112)에 도달되는 클럭신호(CLK)를 의미하고 CLK3는 DRAM3(113)에 도달되는 클럭신호(CLK)를 의미한다.
다음에 DRAM들(110-113)의 위치를 추정하기 위해, DRAM들(110-113)에 기입된 데이터 비트 패턴이 DRAM들(110-113)로부터 다시 독출된다. 이때 독출된 데이터 비트 패턴이 기입된 데이터 비트 패턴과 다르면, 상기 독출된 데이터 비트 패턴과 상기 기입된 데이터 비트 패턴이 동일해 지도록 메모리 콘트롤러(13)에서 기입 레이턴시(write latency)를 조절하여 이 조절된 기입 레이턴시가 DRAM들(110-113)로 제공된다.
이후 기입 데이터 비트 패턴이 111000111...형태의 기입 데이터 비트 패턴(DQ Pattern B)로 변경되고 상술한 바와 같은 기입동작 및 독출동작이 반복된다. 기입 데이터 비트 패턴이 비트 시간, 즉 클럭신호(CLK)의 반 싸이클과 같아질 때까지 다시말해 기입 데이터 비트 패턴이 패턴(DQ Pattern D)가 될 때까지 기입동작 및 독출동작이 반복되면, 기입 데이터 비트 패턴(DQ Pattern)이 DRAM(113)에 도착되는 시점과 명령/어드레스(C/A)가 DRAM(113)에 도착되는 시점 간의 차이(tD)가 비트시간 단위로 보정될 수 있다.
이상에서와 같이 대충(roughly) 상기 차이(tD)를 비트시간 단위로 보정한 후 정밀하게(fine) 샘플링 시점을 보상해 줌으로써 샘플링 포인트가 데이터의 가운데로 이동될 수 있다.
도 4는 본 발명에 따른 데이터 채널 초기화 방법을 나타내는 플로우차트이고 도 5는 본 발명에 따른 데이터 채널 초기화 방법에 따른 동작 타이밍도이다. 도 5에는 편의를 위하여 메모리 콘트롤러(13)과 DRAM0(110) 및 DRAM3(113)에 대한 타이밍도만 도시되었다. 이하 도 4 및 도 5를 참조하여 도 1에 도시된 메모리 시스템에서 수행되는 본 발명에 따른 데이터 채널 초기화 방법이 더 상세히 설명된다.
먼저 DRAM들(110-113)이 초기화된다(S1 단계). 즉 DRAM들(110-113)이 파우어-업(power-up)되고 MRS(Mode Register Set)가 셋팅되고 버스트 길이(Burst Length, BL) 및 카스 레이턴시(CAS Latency)가 셋팅된다.
다음에 명령/어드레스 채널(C/A)을 통해 메모리 콘트롤러(13)로부터 DRAM들(110-113)에 기입명령(WC)이 인가되고 데이터 채널(DQ0-DQ3)을 통해 동시에 동일한 저주파수 데이터 비트 패턴(11110000...)이 메모리 콘트롤러(13)로부터 DRAM들(110-113)로 전송되어 기입된다(S2 단계).
이때 도 5에 도시된 바와 같이 메모리 콘트롤러(13)에서 시간(T1)에 기입명령(WC)과 데이터 비트 패턴(11110000...)이 출력되면 기입명령(WC)은 명령/어드레스 채널(C/A)을 통해 지연시간(t0-C/A) 후에 DRAM0(110)에 도달되고 지연시간(t3-C/A) 후에 DRAM3(113)에 도달된다. 그리고 데이터 비트 패턴(11110000...)은 데이 터 채널(DQ0-DQ3)을 통해 동일한 지연시간(tDQ) 후에 DRAM0(110) 및 DRAM3(113)에 도달된다. 따라서 데이터 채널 초기화 이전에는 DRAM0(110)에서는 데이터(1110)이 샘플되어 저장되고 DRAM3(113)에서는 데이터(1000)이 샘플되어 저장된다.
다음에 명령/어드레스 채널(C/A)을 통해 메모리 콘트롤러(13)로부터 DRAM들(110-113)에 독출명령(RC)이 인가되고 DRAM들(110-113)로부터 데이터 채널(DQ0-DQ3)을 통해 데이터 비트 패턴이 다시 독출된다(S3 단계).
이때 도 5에 도시된 바와 같이 메모리 콘트롤러(13)에서 시간(T2)에 독출명령(RC)이 출력되면 이 독출명령(RC)은 명령/어드레스 채널(C/A)을 통해 지연시간(t0-C/A) 후에 DRAM0(110)에 도달되고 지연시간(t3-C/A) 후에 DRAM3(113)에 도달된다. 이에 따라 DRAM0(110)에 저장되어 있던 데이터(1110)이 출력되고 DRAM3(113)에 저장되어 있던 데이터(1000)이 출력된다. 여기에서는 설명의 편의를 위하여 DRAM들에 독출명령(RC)이 인가되면 즉시 데이터가 출력되는 것으로 가정하였다.
DRAM0(110)로부터 독출된 데이터 비트 패턴(1110) 및 DRAM3(113)로부터 독출된 데이터 비트 패턴(1000)은 데이터 채널(DQ0-DQ3)을 통해 동일한 지연시간(tDQ) 후에 메모리 콘트롤러(13)에 도달된다.
다음에 메모리 콘트롤러(13)로부터 독출명령(RC)이 인가되는 시점(T2)로부터 DRAM들(110-113)로부터 독출된 데이터 비트 패턴들의 첫번째 유효 데이터 "1"이 메모리 콘트롤러(13)에 도달되는 시점까지의 지연시간들(tx0,tx3)이, 메모리 콘트롤러(13)에 의해 체크된다(S4 단계).
다음에 체크결과에 따라 상기 지연시간들중 가장 긴 지연시간(tx3)과 나머지 지연시간들(tx0)이 동일해 지도록 메모리 콘트롤러(13)가 DRAM들(110-113)의 독출 레이턴시(read latency)를 설정하여 DRAM들(110-113)에 제공한다(S5 단계).
이에 따라 DRAM들(110-113)은 각각 서로 다르게 설정된 독출 레이턴시에 따라 서로 다른 출력 지연시간을 갖고 데이터를 출력하게 되며, 결국 상기 지연시간들(tx0,tx3)은 동일해 지게 된다.
다음에 DRAM들(110-113)에 기입되는 상기 저주파수 데이터 비트 패턴(11110000...)의 첫번째 데이터 비트 패턴(1111)과 DRAM들(110-113)로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들을 메모리 콘트롤러(13)가 비교한다(S6 단계).
비교결과에 따라 상기 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴(1111)과 DRAM들(110-113)로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들이 동일해 지도록 메모리 콘트롤러(13)가 DRAM들(110-113)의 기입 레이턴시(write latency)를 설정하여 DRAM들(110-113)로 제공한다(S7 단계).
이에 따라 DRAM들(110-113)은 각각 서로 다르게 설정된 기입 레이턴시에 따라 서로 다른 입력 지연시간을 갖고 기입 데이터를 입력하게 되며, 그 결과 상기 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴(1111)과 DRAM들(110-113)로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들이 동일해 지게 된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 시스템에서는, 기입 데이터 비트 패턴(DQ Pattern)이 DRAM들에 도착되는 시점과 명령/어드레스(C/A)가 DRAM들에 도착되는 시점 간의 차이(tD)가 비트시간 단위로 보정될 수 있다. 다시말해 기입 데이터 비트 패턴(DQ Pattern)을 순차적으로 변화시키면서 데이터 채널이 초기화될 수 있다. 따라서 종래기술과 달리 반도체 메모리장치의 핀수 증가가 없으며 별도의 초기화 기능을 수행하는 회로가 필요없는 장점이 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 복수개의 반도체 메모리장치들, 및 데이터 채널과 명령/어드레스 채널에 의해 상기 메모리장치들에 연결되고 상기 메모리장치들을 제어하는 메모리 콘트롤러를 구비하는 메모리 시스템의 데이터 채널 초기화 방법에 있어서,
    상기 반도체 메모리장치들을 초기화하는 단계;
    상기 메모리 콘트롤러로부터 상기 반도체 메모리장치들에 기입명령을 인가하고 동일한 저주파수 데이터 비트 패턴을 상기 반도체 메모리장치들로 기입하는 단계;
    상기 메모리 콘트롤러로부터 상기 반도체 메모리장치에 독출명령을 인가하고 상기 반도체 메모리장치들로부터 상기 기입된 데이터 비트 패턴을 다시 독출하는 단계;
    상기 메모리 콘트롤러로부터 독출명령이 인가된 시점으로부터 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 유효 데이터가 상기 메모리 콘트롤러에 도달하는 시점까지의 지연시간들을 체크하는 단계;
    체크결과에 따라 상기 지연시간들중 가장 긴 지연시간과 나머지 지연시간들이 동일해 지도록 상기 반도체 메모리장치들의 독출 레이턴시들을 설정하여 상기 반도체 메모리장치들에 제공하는 단계;
    상기 반도체 메모리장치들에 기입된 상기 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴과 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들을 비교하는 단계; 및
    비교결과에 따라 상기 기입된 저주파수 데이터 비트 패턴의 첫번째 데이터 비트 패턴과 상기 반도체 메모리장치들로부터 독출되는 데이터 비트 패턴들의 첫번째 데이터 비트 패턴들이 동일해 지도록 상기 반도체 메모리장치들의 기입 레이턴시들을 설정하여 상기 반도체 메모리장치들로 제공하는 단계를 구비하는 것을 특징으로 하는 데이터 채널 초기화 방법.
  5. 제4항에 있어서, 상기 반도체 메모리장치들은 각각 상기 메모리 콘트롤러로부터 제공되는 서로 다른 독출 레이턴시에 따라 서로 다른 출력 지연시간을 갖고 데이터를 출력하는 것을 특징으로 하는 데이터 채널 초기화 방법.
  6. 제4항에 있어서, 상기 반도체 메모리장치들은 각각 상기 메모리 콘트롤러로부터 제공되는 서로 다른 기입 레이턴시에 따라 서로 다른 입력 지연시간을 갖고 기입 데이터를 입력하는 것을 특징으로 하는 데이터 채널 초기화 방법.
  7. 제4항에 있어서, 상기 지연시간들을 체크하는 단계는 상기 메모리 콘트롤러에 의해 수행되는 것을 특징으로 하는 데이터 채널 초기화 방법.
  8. 제4항에 있어서, 상기 독출 레이턴시를 설정하여 상기 반도체 메모리장치들에 제공하는 단계는 상기 메모리 콘트롤러에 의해 수행되는 것을 특징으로 하는 데이터 채널 초기화 방법.
  9. 제4항에 있어서, 상기 비교하는 단계는 상기 메모리 콘트롤러에 의해 수행되는 것을 특징으로 하는 데이터 채널 초기화 방법.
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