DE10054141A1 - Verzögerungsregelkreis zur Anwendung in einem synchronen dynamischen Direktzugriffsspeicher - Google Patents

Verzögerungsregelkreis zur Anwendung in einem synchronen dynamischen Direktzugriffsspeicher

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DE10054141A1
DE10054141A1 DE10054141A DE10054141A DE10054141A1 DE 10054141 A1 DE10054141 A1 DE 10054141A1 DE 10054141 A DE10054141 A DE 10054141A DE 10054141 A DE10054141 A DE 10054141A DE 10054141 A1 DE10054141 A1 DE 10054141A1
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Seon-Hoon Lee
Jung-Il Yang
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Hyundai Electronics Industries Co Ltd
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  • Dram (AREA)
  • Pulse Circuits (AREA)
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Abstract

Ein Verzögerungsregelkreis (DLL) wird zur Kompensierung einer Asymmetrie in einem synchronen dynamischen Direktzugriffsspeicher verwendet. Der Verzögerungsregelkreis umfasst: ein Verzögerungsmodell zum Verzögern eines externen Taktsignals um die Asymmetrie, um ein verzögertes Taktsignal zu erzeugen; eine Signalerzeugungseinheit zur Erzeugung von Kontrollsignalen in Reaktion auf das externe Taktsignal und das verzögerte Taktsignal; eine erste Verzögerungseinheit zur Verzögerung des verzögerten Kontrollsignals in Reaktion auf die Kontrollsignale, um ein erstes DLL-Taktsignal zu erzeugen, wobei die erste Verzögerungseinheit ein großes Verzögerungseinheitselement aufweist; und eine zweite Verzögerungseinheit zur Verzögerung des ersten DLL-Taktsignals in Reaktion auf die Kontrollsignale, um ein zweites DLL-Taktsignal zu erzeugen, wobei die zweite Verzögerungseinrichtung ein kleines Verzögerungseinheitselement aufweist.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung; und betrifft insbe­ sondere einen Verzögerungsregelkreis (DLL) zur Anwendung in einem synchronen dy­ namischen Direktzugriffsspeicher, der eine schnelle Einrastzeit und einen verringerten Jitter liefern kann.
Beschreibung des Standes der Technik
Um in einem Halbleiterbaustein einen Betrieb mit hoher Geschwindigkeit zu erreichen, wurde ein synchroner dynamischer Direktzugriffsspeicher (SDRAM) entwickelt. Der SDRAM arbeitet synchron zu einem externen Taktsignal. Zu SDRAMs gehören ein SDRAM mit einer einzelnen Datenrate (SDR), ein SDRAM mit doppelter Datenrate (DDR) und dergleichen.
Im Allgemeinen tritt eine Asymmetrie bzw. Flankenschräge zwischen dem externen Taktsignal und den Ausgangsdaten auf, wenn Daten synchron zu dem externen Takt­ signal ausgegeben werden. In dem SDRAM kann ein Verzögerungsregelkreis (DLL) verwendet werden, um die Asymmetrie zwischen einem externen Taktsignal und Aus­ gangsdaten, oder einem externen Taktsignal und einem internen Taktsignal zu kompen­ sieren.
Ein digitaler DLL enthält mehrere Verzögerungseinheitselemente, die in Reihe verbun­ den sind. Zur Vergrößerung der Auflösung sollte die Verzögerungszeit einer Einheit mi­ nimiert werden. Wenn die Verzögerungszeit einer Einheit jedoch kleiner wird, werden jedoch mehr Verzögerungseinheitselemente benötigt. Folglich erhöht sich die Leis­ tungsaufnahme sowie die Chipgröße beträchtlich.
Überblick über die Erfindung
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Verzögerungsregelkreis bereitzustellen, der in der Lage ist, eine kurze Einrastzeit und einen verringerten Jitter bereitzustellen.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verzögerungsregelkreis be­ reitgestellt zum Kompensieren einer Asymmetrie in einem synchronen dynamischen Di­ rektzugriffsspeicher mit: einem Verzögerungsmodell zum Verzögern eines externen Taktsignals um die Asymmetrie, um ein verzögertes Taktsignal zu erzeugen; einer Sig­ nalerzeugungseinrichtung zur Erzeugung von Kontrollsignalen in Reaktion auf das ex­ terne Taktsignal und das verzögerte Taktsignal; einer ersten Verzögerungseinrichtung zur Verzögerung, in Reaktion auf die Kontrollsignale, des verzögerten Taktsignals, um ein erstes Verzögerungsregelkreis-(DLL) Taktsignal zu erzeugen, wobei die erste Ver­ zögerungseinrichtung ein großes Verzögerungseinheitselement aufweist; und einer zweiten Verzögerungseinrichtung zur Verzögerung des ersten Verzögerungsregelkreis- (DLL) Taktsignals in Reaktion auf die Kontrollsignale, um ein zweites Verzögerungsre­ gelkreis-(DLL) Taktsignal zu erzeugen, wobei die zweite Verzögerungseinrichtung ein kleines Verzögerungseinheitselement aufweist.
Kurze Beschreibung der Zeichnungen
Weitere Aufgaben und Aspekte der Erfindung gehen aus der folgenden Beschreibung der Ausführungsformen mit Bezug zu den begleitenden Zeichnungen hervor; es zeigen:
Fig. 1 einen Zeitablauf zur Erläuterung eines Prinzips eines DLL;
Fig. 2 ein Blockdiagramm, das einen DLL entsprechend der vorliegenden Erfindung darstellt;
Fig. 3 einen Schaltplan, der ein erstes in Fig. 2 gezeigtes Verzögerungseinheitsele­ ment zeigt;
Fig. 4 einen Schaltplan, der ein in Fig. 3 dargestelltes Register zeigt;
Fig. 5 einen Schaltplan, der ein zweites in Fig. 2 gezeigtes Verzögerungseinheits­ element darstellt;
Fig. 6 einen Schaltplan, der ein in Fig. 5 gezeigtes Flag-Register darstellt;
Fig. 7 und 8 einen Zeitablauf des in Fig. 3 gezeigten ersten Verzögerungseinheitselements;
Fig. 9 bis 11 einen Zeitablauf des in Fig. 5 gezeigten zweiten Verzögerungseinheitsele­ ments; und
Fig. 12 einen Gesamtzeitablauf des DLL gemäß der vorliegenden Erfindung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Fig. 1 ist ein Zeitablaufdiagramm zur Erläuterung eines Prinzips eines DLL. Hierbei be­ zeichnet tck eine Zeitperiode eines externen Taktsignals CLK.
Wie gezeigt, wird, wenn Daten synchron zu dem externen Taktsignal CLK ausgegeben werden, eine Asymmetrie td1 zwischen dem externen Taktsignal CLK und Ausgangsda­ ten Dout verursacht. Die Asymmetrie td1 kann durch Ausgeben der Daten synchron zu ei­ nem internen Taktsignal DLL_CLK, das dem externen Taktsignal um die Asymmetrie td2 vorauseilt, kompensiert werden. Dabei wird das interne Taktsignal DLL_CLK durch Ver­ zögern des externen Taktsignals CLK um eine vorbestimmte Zeit td2 entsprechend zu (tck-td1) erhalten. Dieses interne Taktsignal DLL_CLK wird als ein DLL-Taktsignal be­ zeichnet. Wenn daher die Daten synchron mit dem DLL-Taktsignal ausgegeben werden, sind Ausgangsdaten Dout' mit dem externen Taktsignal CLK synchronisiert.
Fig. 2 ist ein Blockdiagramm, das einen DLL gemäß der vorliegenden Erfindung dar­ stellt.
Gemäß der Fig. 2 umfasst der erfindungsgemäße DLL ein Verzögerungsmodell 210, ei­ ne Signalerzeugungseinheit 220, eine erste Verzögerungseinheit 260 und eine zweite Verzögerungseinheit 270.
Das Verzögerungsmodell 210 verzögert ein externes Taktsignal CLK um eine Asymmet­ rie td1 zwischen dem externen Taktsignal CLK und Ausgangsdaten, um ein verzögertes Taktsignal CLK_D zu erzeugen.
Die Signalerzeugungseinheit 220 umfasst eine Kontrolleinheit 230, einen spannungsge­ steuerten Oszillator (VCO) 240 und einen Spiegel-VCO 250.
Die Kontrolleinheit 230 empfängt das externe Taktsignal CLK und das verzögerte Takt­ signal CLK_D, um Kontrollsignale zu erzeugen. Die Kontrollsignale umfassen ein Kon­ trolltaktsignal CLK2, ein verzögertes Kontrollsignal/CLK_D2, ein Replikations­ signal/REPLICA und ein Replikationsfreigabesignal REP_EN.
Hierbei wird das Kontrolltaktsignal CLK2 in einem hochpegeligen Zustand von einer ersten ansteigenden Flanke zu einer zweiten ansteigenden Flanke des externen Takt­ signals CLK aktiviert, so dass das Kontrolltaktsignal CLK2 eine Zeitperiode aufweist, die zweimal so lang als jene des externen Taktsignals CLK ist. Das verzögerte Kontrollsig­ nal/CLK_D2 wird in einem tiefpegeligen Zustand von einer ersten ansteigenden Flanke zu einer zweiten ansteigenden Flanke des verzögerten Taktsignals CLK_D aktiviert, so dass das verzögerte Kontrollsignal/CLK_D2 eine Zeitperiode aufweist, die zweimal so lang als jene des verzögerten Taktsignals CLK_D ist.
Das Replikationsfreigabesignal REP_EN wird verwendet, um den Spiegel-VCO 250 zu aktivieren, und das Replikationssignal/REPLICA ist ein Kontrollsignal, das zum Um­ schalten eines Replikationsoszillationssignals R_OSC verwendet wird.
Der VCO 240 führt einen Oszillatorbetrieb aus, um ein Messoszillationssignal M_OSC in Reaktion auf das Kontrolltaktsignal CLK2 und das verzögerte Kontrollsignal/CLK_D2 zu erzeugen. Das Messoszillationssignal M_OSC wird hin und her geschaltet, während so­ wohl das Kontrolltaktsignal CLK2 als auch das verzögerte Kontrollsignal/CLK_D2 freige­ geben sind.
Der Spiegel-VCO 250 führt einen Oszillatorbetrieb aus, um ein Replikationsoszillations­ signal R_OSC in Reaktion auf das Replikationssignal/REPLICA und das Replikati­ onsfreigabesignal REP_EN zu erzeugen. Das Replikationsoszillationssignal R_OSC wird hin und her geschaltet, während sowohl das Replikationssignal/REPLICA als auch das Replikationsfreigabesignal REP_EN freigegeben sind.
Die erste Verzögerungseinheit 260, die ein großes Verzögerungseinheitselement auf­ weist, verzögert grob das externe Taktsignal CLK in Reaktion auf die Kontrollsignale und erzeugt ein erstes DLL-Taktsignal DLL_CLK1. Die erste Verzögerungseinheit 360 um­ fasst ebenfalls eine erste Verzögerungsmesseinheit 261 und eine erste Verzögerungs­ replikationseinheit 262.
Die zweite Verzögerungseinheit 272, die ein kleines Verzögerungseinheitselement auf­ weist, verzögert das erste DLL-Taktsignal DLL_CLK1 geringfügig in Reaktion auf die Kontrollsignale und erzeugt ein zweites DLL-Taktsignal DLL_CLK2. Die zweite Verzöge­ rungseinheit 270 umfasst ferner eine zweite Verzögerungsmesseinheit 271 und eine zweite Verzögerungsreplikationseinheit 272.
Fig. 3 ist ein Schaltbild, das die in Fig. 2 gezeigte erste Verzögerungseinheit 260 dar­ stellt.
Gemäß Fig. 3 verschiebt die erste Verzögerungsmesseinheit 261 einen tiefen Pegel des verzögerten Kontrollsignals/CLK_D2 auf Messknotenpunkte N31 bis N35 in Reaktion auf das Messoszillationssignal M_OSC. Anschließend speichern Register 331 bis 335 die verschobenen tiefen Pegel der Messknotenpunkte N31 bis N35, während das Kontroll­ taktsignal CLK2 auf hohem Pegel ist. Die verschobenen tiefen Pegel, die in den Regis­ tern 331 bis 335 gespeichert sind, werden an die erste Verzögerungsreplikationseinheit 262 in Reaktion auf das Kontrolltaktsignal CLK2 und ein Verschiebekontrollsignal SHIFT ausgegeben.
In der ersten Verzögerungsmesseinheit 261 übertragen mehrere erste Transferkontroll­ einheiten 311 bis 315 in Reaktion auf das Messoszillationssignal M_OSC den tiefen Pe­ gel des verzögerten Kontrollsignals/CLK_D2 auf die Messknotenpunkte N31 bis N35.
In Reaktion auf ein logisch verknüpftes Signal des verzögerten Kontrollsignals/CLK_D2 und der Spannungspegel an den Messknotenpunkten N31 bis N35 übertragen mehrere zweite Transferkontrolleinheiten 321 bis 324 die tiefen Pegel der Messknotenpunkte N31 bis N35 jeweils auf die ersten Transferkontrolleinheiten 311 bis 315.
Die Register 331 bis 335 speichern den tiefen Pegel der Messknotenpunkte N31 bis N35 in Reaktion auf das verzögerte Kontrollsignal/CLK_D2 und das Verschiebekontroll­ signal SHIFT.
Ein Bypassregister 330 speichert einen Spannungspegel des verzögerten Kontrollsig­ nals/CLK_D2 in Reaktion auf das verzögerte Kontrollsignal/CLK_D2 und das Verschie­ bekontrollsignal SHIFT.
In der ersten Verzögerungsreplikationseinheit 262 wird eine Bypass- Signalerzeugungseinheit 340 in Reaktion auf ein Ausgangssignal des Bypassregisters 330 und ein Ausgangssignal des Registers 331 freigegeben und erzeugt ein Bypasssig­ nal BYPASS.
In Reaktion auf nichtinvertierte/invertierte Signale der Register 331 bis 335 erzeugt eine Verzögerungsermittlungseinheit 350 Einrastsignale I1 bis I5 zum Bestimmen eines Ma­ ßes einer nachzubildenden Verzögerung.
Mehrere dritte Transferkontrolleinheiten 371 bis 375 übertragen einen vorbestimmten Spannungspegel zu den Replikationsknotenpunkten R31 bis R35 in Reaktion auf die Einrastsignale I1 bis I5, das Replikationssignal/REPLICA und das Replikationsoszillati­ onssignal R_OSC.
Mehrere vierte Transferkontrolleinheiten 361 bis 365 übertragen das Ausgangssignal der dritten Transferkontrolleinheiten 371 bis 375 zu den nächsten Transferkontrollein­ heiten.
Eine Ausgabeeinheit 380 gibt das erste DLL-Taktsignal DLL_CLK1 in Reaktion auf das Replikationssignal/REPLICA und das Replikationsoszillationssignal R_OSC aus.
Fig. 4 ist ein Schaltbild, das das in Fig. 3 gezeigte Register darstellt.
Gemäß Fig. 4 umfasst jedes Register 331 bis 335: ein erstes Transmissionsgatter TG41 zum Übertragen eines Spannungspegels IN jedes Messknotenpunkts in Reaktion auf das Kontrolltaktsignal CLK2; einen ersten Pufferspeicher 430 zum Speichern eines Aus­ gangssignals des ersten Transmissionsgatters TG41; ein zweites Transmissionsgatter TG42 zum Übertragen eines Ausgangssignals des ersten Pufferspeichers 430 in Reak­ tion auf das Verschiebekontrollsignal SHIFT; und einen zweiten Pufferspeicher 450 zum Speichern eines Ausgangssignals des zweiten Transmissionsgatters TG42 und zum Ausgeben eines nichtinvertierenden Signals OUT und eines invertierenden Sig­ nals/OUT.
Fig. 5 ist ein Schaltbild, das die in Fig. 2 gezeigte zweite Verzögerungseinheit 270 dar­ stellt.
Gemäß Fig. 5 umfasst die zweite Verzögerungseinheit 270 die zweite Verzögerungs­ messeinheit 271 zum Messen einer geringfügig zu verzögernden Zeitdauer, und eine zweite Verzögerungsreplikationseinheit 272 zum Verzögern des ersten DLL-Taktsignals DLL_CLK1 für eine gemessene Zeitdauer, um den zweiten DLL-Takt DLL_CLK2 zu er­ zeugen.
Die zweite Verzögerungsmesseinheit 271 umfasst: mehrere Verzögerungseinheitsele­ mente 831 bis 834 zum feinen Verzögern des Messoszillationssignals M_OSC, um ver­ zögerte Messoszillationssignale A1, B1, C1 und D1 zu erzeugen; mehrere Flag-Register 511 bis 514 zum Speichern der verzögerten Messoszillationssignale A1, B1, C1 und D1 in Reaktion auf das Flag-Signal FLAG, ein invertiertes Flag-Signal/FLAG, das Kontroll­ taktsignal CLK2 und das Verschiebekontrollsignal SHIFT; und eine Ausgabeeinheit 820 zum Empfangen der Ausgangssignale der Flag-Register 511 bis 514, um Knotenpunkt­ signale M_IN2, A2, B2, C3 zu erzeugen.
Die zweite Verzögerungsreplikationseinheit 272 verknüpft die Knotenpunktsignale M_IN2, A2, B2, C3 und das erste DLL-Taktsignal DLL_CLK1 logisch miteinander, um das zweite DLL-Taktsignal DLL_CLK2 zu erzeugen. Fig. 6 ist ein Schaltplan, der das in Fig. 5 gezeigte Flag-Register darstellt.
Gemäß Fig. 6 umfasst jedes Flag-Register: ein erstes Transmissionsgatter TG61 zum Übertragen eines invertierten Signals des verzögerten Messoszillationssignals IN in Re­ aktion auf das Kontrolltaktsignal CLK2; einen ersten Pufferspeicher 630 zum Speichern eines Ausgangssignals des ersten Transmissionsgatters TG61; ein zweites Transmissi­ onsgatter TG62 zum Übertragen eines Ausgangssignals des ersten Pufferspeichers 630 in Reaktion auf das Verschiebekontrollsignal SHIFT; einen zweiten Pufferspeicher 650 zum Speichern eines Ausgangssignals des zweiten Transmissionsgatters TG62; ein drittes Transmissionsgatter TG63 zum Ausgeben des Ausgangssignals des zweiten Transmissionsgatters TG62 in Reaktion auf die nichtinvertierenden/invertierenden Flag- Signale FLAG und /FLAG; und ein viertes Transmissionsgatter TG64 zum Ausgeben des Ausgangssignals des zweiten Pufferspeichers 650 in Reaktion auf die nichtinvertie­ renden/invertierenden Flag-Signale FLAG und /FLAG.
Wenn das invertierte Flag-Signal /FLAG aktiviert ist, gibt das Flag-Register das verzö­ gerte Messoszillationssignal aus, und wenn das Flag-Signal FLAG aktiviert ist, gibt das Flag-Register ein invertiertes Signal des verzögerten Messoszillationssignals aus.
Im Anschluss wird ein Betrieb des DLL gemäß der vorliegenden Erfindung mit Bezug zu den Fig. 7 bis 13 beschrieben.
Gemäß Fig. 7 wird, während das Kontrolltaktsignal CLK2 und das verzögerte Kontroll­ signal/CLK_D2 auf einem tiefen bzw. einem hohen Pegel sind, der VCO 240 freigege­ ben und die Knotenpunkte N31 bis N35 werden auf hohen Pegel zurückgesetzt.
Anschließend speichert, während das Kontrolltaktsignal CLK2 und das verzögerte Kon­ trollsignal/CLK_D2 auf hohem Pegel bzw. auf tiefem Pegel sind, das Bypassregister 330 einen tiefen Pegel des verzögerten Kontrollsignals/CLK_D2, und der tiefe Pegel des verzögerten Kontrollsignals/CLK_D2 wird sequentiell von dem Messknotenpunkt N31 zu dem Messknotenpunkt N35 in Reaktion auf das Messoszillationssignal M_OSC ver­ schoben. Folglich speichern die Register 331 bis 335 die verschobenen tiefen Pegel.
Wenn angenommen wird, dass der tiefe Pegel zu dem Knotenpunkt N35 verschoben wird, während das Kontrolltaktsignal CLK2 auf hohem Pegel ist, wird der tiefe Pegel von dem Register 331 in das Register 335 gespeichert. Somit ist lediglich das Einrastsignal I5 auf hohem Pegel und die anderen Einrastsignale I1 bis I4 sind auf tiefem Pegel. Fer­ ner liegt das invertierte Flag-Signal/FLAG auf tiefem Pegel.
Wenn das Replikationssignal/REPLICA auf tiefem Pegel aktiviert ist, wird gemäß Fig. 8 das Replikationsoszillationssignal R_OSC hin und her geschaltet, so dass der tiefe Pe­ gel sequentiell von dem Replikationsknotenpunkt R35 zu dem Knotenpunkt R31 über­ tragen wird.
Da das invertierte Flag-Signal/FLAG auf tiefem Pegel liegt, wird der Knotenpunkt R30 hochpegelig, so dass das erste DLL-Taktsignal DLL_CLK nach einem fünften Übergang des Replikationsoszillationssignals R_OSC aufgrund eines Spannungspegels des Kno­ tenpunkts R31 aktiviert wird.
Fig. 9 zeigt einen Zeitablauf des Kontrollsignals CLK2 und des Messoszillationssignals M_OSC, und Fig. 10 zeigt einen logischen Pegel der zweiten Verzögerungseinheit 270 im Falle, wenn die erste Verzögerungseinheit 260 den fünften Übergang des Messos­ zillationssignals M_OSC erkennt.
Gemäß den Fig. 9 und 10 geben die Flag-Register 511 bis 514, wenn das invertierte Flag-Signal/FLAG auf tiefem Pegel aktiviert ist, ein Signal gleich dem Eingangssignal aus. Da das Kontrolltaktsignal CLK2 unmittelbar vor der Übertragung eines hohen Pe­ gels bei dem fünften Übergang deaktiviert wird, wird dabei der Knotenpunkt A1 auf ei­ nem tiefen Pegel gehalten und lediglich ein Knotenpunkt M_IN2 wird hochpegelig. Das heißt, es wird ein Einrasten am Knotenpunkt M_IN2 erreicht.
Fig. 11 zeigt einen logischen Pegel der zweiten Verzögerungseinheit 270 im Falle, wenn die erste Verzögerungseinheit 260 den fünften Übergang des Messoszillationssignals M_OSC nicht erkennt.
Gemäß Fig. 11 geben die Flag-Register, da das invertierte Flag-Signal auf hohem Pegel deaktiviert ist, ein zum Eingangssignal umgekehrtes Signal aus. Folglich wird lediglich ein Knotenpunkt H2 hochpegelig und die anderen Knotenpunkte erreichen einen tiefen Pegel. Das heißt ein Einrasten wird am Knotenpunkt H2 erreicht.
Fig. 12 zeigt einen gesamte Zeitablauf des DLL gemäß der vorliegenden Erfindung.
Wenn gemäß Fig. 12 die erste Verzögerungseinheit 260 den fünften Übergang des Messoszillationssignals M_OSC erkennt, wird bei dem fünften Übergang das erste DLL- Taktsignal DLL_CLK1 erzeugt. Wenn die erste Verzögerungseinheit 260 den fünften Ü­ bergang des Messoszillationssignals M_OSC nicht erkennt, wird inzwischen das erste DLL-Taktsignal DLL_CLK1 bei dem vierten Übergang erzeugt. Da eine Position des Ein­ rastens entsprechend dem Flag-Signal FLAG geändert wird, ist es jedoch möglich, ein endgültiges DLL-Taktsignal, d. h. das zweite DLL-Taktsignal DLL_CLK, zu erhalten, das dem externen Taktsignal CLK um die Asymmetrie td1 vorauseilt.
Obwohl die bevorzugten Ausführungsformen der Erfindung zu anschaulichen Zwecken offenbart worden sind, erkennt der Fachmann leicht, dass diverse Modifikationen, Hin­ zufügungen und Ergänzungen möglich sind, ohne vom Schutzbereich und Grundgedan­ ken der Erfindung, wie sie in den angefügten Patentansprüchen offenbart ist, abzuwei­ chen.

Claims (11)

1. Verzögerungsregelkreis zum Kompensieren einer Asymmetrie in einem synchro­ nen dynamischen Direktzugriffsspeicher mit:
einem Verzögerungsmodell zum Verzögern eines externen Taktsignals um die Asymmetrie, um ein verzögertes Taktsignal zu erzeugen;
einer Signalerzeugungseinrichtung zum Erzeugen von Kontrollsignalen in Reak­ tion auf das externe Taktsignal und das verzögerte Taktsignal;
einer ersten Verzögerungseinrichtung zum Verzögern, in Reaktion auf die Kon­ trollsignale, des externen Taktsignals, um ein erstes Verzögerungsregelkreis- (DLL) Taktsignal zu erzeugen, wobei die erste Verzögerungseinrichtung ein gro­ ßes Verzögerungseinheitselement aufweist; und
einer zweiten Verzögerungseinrichtung zur Verzögerung, in Reaktion auf die Kontrollsignale, des ersten Verzögerungsregelkreis-(DLL) Taktsignals, um ein zweites Verzögerungsregelkreis-(DLL) Taktsignal zu erzeugen, wobei die zweite Verzögerungseinrichtung ein kleines Verzögerungseinheitselement aufweist.
2. Der Verzögerungsregelkreis nach Anspruch 1, wobei die Signalerzeugungsein­ richtung umfasst:
eine Kontrolleinrichtung zur Erzeugung von Kontrollsignalen in Reaktion auf das externe Taktsignal und das verzögerte Taktsignal, wobei das Kontrollsignal ein Kontrolltaktsignal, ein verzögertes Kontrollsignal, ein Replikationssignal und ein Replikationsfreigabesignal umfasst;
eine erste spannungsgesteuerte Oszillationseinrichtung zum Erzeugen eines Messoszillationssignals in Reaktion auf das Kontrolltaktsignal und das verzögerte Kontrollsignal; und
eine zweite spannungsgesteuerte Oszillationseinrichtung zur Erzeugung eines Replikationsoszillationssignals in Reaktion auf das Replikationssignal und das Replikationsfreigabesignal.
3. Der Verzögerungsregelkreis nach Anspruch 2, wobei das Kontrolltaktsignal in ei­ nem hohen Pegel von einer ersten ansteigenden Flanke bis zu einer zweiten an­ steigenden Flanke des externen Taktsignals aktiviert ist.
4. Der Verzögerungsregelkreis nach Anspruch 3, wobei das verzögerte Kontrollsig­ nal auf einem tiefen Pegel von einer ersten ansteigenden Flanke bis zu einer zweiten ansteigenden Flanke des verzögerten Taktsignals aktiviert ist.
5. Der Verzögerungsregelkreis nach Anspruch 4, wobei die erste Verzögerungsein­ richtung umfasst:
eine Verzögerungsmesseinheit zum Verschieben eines tiefen Pegels des verzö­ gerten Kontrollsignals in Reaktion auf das Messoszillationssignal und zum Spei­ chern des verschobenen tiefen Pegels; und
eine Verzögerungsreplikationseinheit zum Erzeugen des ersten DLL-Taktsignals in Reaktion auf das Replikationsoszillationssignal.
6. Der Verzögerungsregelkreis nach Anspruch 5, wobei die Verzögerungsmessein­ heit umfasst:
mehrere erste Transferkontrolleinheiten zum Übertragen des tiefen Pegels des verzögerten Kontrollsignals zu Messknotenpunkten in Reaktion auf das Messos­ zillationssignal;
mehrere zweite Transferkontrolleinheiten zum Übertragen der tiefen Pegel der Messknotenpunkte zu den ersten Transferkontrolleinheiten in Reaktion auf ein logisch verknüpftes Signal des verzögerten Kontrollsignals und von Spannungs­ pegeln der Messknotenpunkte;
ein Bypassregister zum Speichern eines Spannungspegels des verzögerten Kontrollsignals in Reaktion auf das verzögerte Kontrollsignal und ein Verschiebe­ kontrollsignal; und
mehrere Register zum Speichern des tiefen Pegels der Messknotenpunkte in Reaktion auf das verzögerte Kontrollsignal und das Verschiebekontrollsignal.
7. Der Verzögerungsregelkreis nach Anspruch 6, wobei jedes der Register umfasst:
ein erstes Transmissionsgatter zum Übertragen eines Spannungspegels jedes Messknotenpunkts in Reaktion auf das Kontrolltaktsignal;
einen ersten Pufferspeicher zum Speichern eines Ausgangssignals des ersten Transmissionsgatters;
ein zweites Transmissionsgatter zum Übertragen eines Ausgangssignals des ersten Pufferspeichers in Reaktion auf das Verschiebekontrollsignal; und einen zweiten Pufferspeicher zum Speichern eines Ausgangssignals des zweiten Transmissionsgatters.
8. Der Verzögerungsregelkreis nach Anspruch 6, wobei die Verzögerungsreplikati­ onseinrichtung umfasst:
eine Bypasssignalerzeugungseinheit zum Erzeugen eines Bypasssignals in Re­ aktion auf ein Ausgangssignals des Bypassregisters und ein Ausgangssignal ei­ nes ersten Registers;
eine Verzögerungsermittlungseinheit zur Erzeugung, in Reaktion auf die Aus­ gangssignale der Register, von Einrastsignalen zum Bestimmen eines Maßes ei­ ner zu replizierenden Verzögerung;
mehrere dritte Transferkontrolleinheiten zur Übertragung eines vorbestimmten Spannungspegels zu Replikationsknotenpunkten in Reaktion auf die Einrastsig­ nale, das Replikationssignal und das Replikationsoszillationssignal;
mehrere vierte Transferkontrolleinheiten zum Übertragen jedes Ausgangssignals der dritten Transferkontrolleinheiten zu einer benachbarten Transferkontrollein­ heit; und
eine Ausgabeeinheit zum Ausgeben des ersten DLL-Taktsignals in Reaktion auf das Replikationssignal und das Replikationsoszillationssignal.
9. Der Verzögerungsregelkreis nach Anspruch 4, wobei die zweite Verzögerungs­ einrichtung umfasst:
eine Messverzögerungseinheit zum Messen einer zu verzögernden Zeit; und
eine Verzögerungsreplikationseinheit zum Verzögern des ersten DLL-Taktsignals für eine Messzeitdauer, um das zweite DLL-Taktsignal zu erzeugen.
10. Der Verzögerungsregelkreis nach Anspruch 9, wobei die Verzögerungsmessein­ heit umfasst:
mehrere Verzögerungseinheitselemente zum Verzögern des Messoszillations­ signals, um verzögerte Messoszillationssignale zu erzeugen;
mehrere Flag-Register zum Speichern der verzögerten Messoszillationssignale in Reaktion auf das Kontrolltaktsignal, ein Flag-Signal und ein verschobenes Kon­ trollsignal; und
eine Ausgabeeinheit zum Empfangen von Ausgangssignalen des Flag-Registers, um Knotenpunktsignale zu erzeugen, wobei jedes Knotenpunktsignal mit dem ersten DLL-Taktsignal logisch verknüpft ist.
11. Der Verzögerungsregelkreis nach Anspruch 10, wobei jedes Flag-Register um­ fasst;
ein erstes Transmissionsgatter zum Übertragen eines invertierten Signals des verzögerten Messoszillationssignals in Reaktion auf das Kontrolltaktsignal;
einen ersten Pufferspeicher zum Speichern eines Ausgangssignals des ersten Transmissionsgatters;
ein zweites Transmissionsgatter zum Übertragen eines Ausgangssignals des ersten Pufferspeichers in Reaktion auf das Verschiebekontrollsignal;
einen zweiten Pufferspeicher zum Speichern eines Ausgangssignals des zweiten Transmissionsgatters;
ein drittes Transmissionsgatter zum Ausgeben des Ausgangssignals des zweiten Transmissionsgatters in Reaktion auf das Flag-Signal; und
ein viertes Transmissionsgatter zum Ausgeben eines in dem zweiten Pufferspei­ cher gespeichertes Signal in Reaktion auf das Flag-Signal.
DE10054141A 1999-11-01 2000-11-02 Verzögerungsregelkreis zur Anwendung in einem synchronen dynamischen Direktzugriffsspeicher Withdrawn DE10054141A1 (de)

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