JP2001189079A - Ｓｄｒａｍにおけるスキュー補償のための遅延固定ループ回路 - Google Patents

Ｓｄｒａｍにおけるスキュー補償のための遅延固定ループ回路

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JP2001189079A JP2000335054A JP2000335054A JP2001189079A JP 2001189079 A JP2001189079 A JP 2001189079A JP 2000335054 A JP2000335054 A JP 2000335054A JP 2000335054 A JP2000335054 A JP 2000335054A JP 2001189079 A JP2001189079 A JP 2001189079A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 早いロッキング時間を有し、ジッタが小さい
遅延固定ループを提供すること。 【解決手段】 本発明は、SDRAMにおけるスキューを補
償するための遅延固定ループにおいて、外部クロック信
号を前記スキュー分だけ遅延させて遅延クロック信号を
生成する遅延クロック生成手段と、前記外部クロック信
号及び前記遅延クロック信号に応答して制御信号を生成
するための信号生成手段と、前記制御信号に応答して前
記外部クロック信号を第1の遅延単位で遅延させて第1遅
延固定ループクロック信号を生成する第1遅延手段と、
前記制御信号に応答して前記第1遅延固定ループクロッ
ク信号を第2の遅延単位で遅延させて第2遅延固定ループ
クロック信号を生成する第2遅延手段とを備え、前記第1
の遅延単位は前記第2の遅延単位よりも大きいものであ
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体集積回路に
関し、特に、早いロッキング時間(locking time)及びジ
ッタ(jitter)を減少させた遅延固定ループに関する。
【０００２】
【従来の技術】半導体メモリ素子において高速の動作を
得るために、SDRAM(synchronous dynamic random acces
s memory)が開発された。SDRAMは外部クロック信号に同
期して動作し、SDR(single data rate) SDRAM、DDR(dou
ble data rate) SDRAMなどがある。
【０００３】一般に、データが外部クロック信号に同期
されて出力される時、外部クロック信号及び出力データ
間にスキュー(skew)が発生する。SDRAMで、外部クロッ
ク信号と出力データ、または外部クロック信号と内部ク
ロック信号との間のスキューを補償するために遅延固定
ループ(DLL: delay locked loop)が用いられる。
【０００４】ディジタル方式の遅延固定ループは、多数
の遅延素子を直列に連結して具現される。解像度を高め
るためには、単位遅延時間を最小にすべきであるが、単
位遅延時間が小さくなるほど全体遅延固定ループを構成
するためにはさらに多くの個数の単位遅延素子が必要と
なる。従って、素子が増大し、電力消費が増加する問題
点が生じる。
【０００５】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決するために創作されたものであり、早いロッキ
ング時間を有し、ジッタが小さい遅延固定ループを提供
することにその目的がある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、SDRAM(synchronous dynamic random acc
ess memory)におけるスキューを補償するための遅延固
定ループ回路において、外部クロック信号を前記スキュ
ー分だけ遅延させて遅延クロック信号を生成する遅延ク
ロック生成手段と、前記外部クロック信号及び前記遅延
クロック信号に応答して制御信号を生成する制御信号生
成手段と、前記制御信号に応答して前記外部クロック信
号を第１の遅延単位で遅延させて第1遅延固定ループク
ロック信号を生成する第1遅延手段と、前記制御信号に
応答して前記第1遅延固定ループクロック信号を第２の
遅延単位で遅延させて第2遅延固定ループクロック信号
を生成する第2遅延手段とを備え、前記第1の遅延単位は
前記第2の遅延単位よりも大きいものである。
【０００７】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが本発明の技術的思想を実施で
きるように詳細に説明するため、本発明の最も好ましい
実施例を添付した図面を参照して説明する。
【０００８】図1は、遅延固定ループの原理を説明する
ためのタイミング図である。ここで、tckは外部クロッ
ク信号CLKの周期を表す。
【０００９】図1において、データが外部クロック信号C
LKに同期されて出力される時、外部クロック信号CLKと
出力データDoutとの間にスキューtd1が発生する。スキ
ューtd 1は外部クロック信号CLKよりスキューtd1ほど先
に発生した内部クロック信号DLL＿CLKに同期させてデー
タを出力することによって補償できる。内部クロック信
号DLL＿CLKは、外部クロック信号CLKを所定時間、すな
わち(tck−td1)だけ遅延させることによって獲得でき
る。この内部クロック信号をDLLクロック信号と呼ぶ。
よって、データがDLLクロック信号に同期して出力され
れば、出力データDou t'は外部クロック信号CLKに同期さ
れる。
【００１０】図2は、本発明に係る遅延固定ループを示
す図面である。
【００１１】図2において、本発明に係る遅延固定ルー
プは、遅延クロック生成部210、信号生成部220、第1遅
延部260及び第2遅延部270からなる。
【００１２】遅延クロック生成部210は、外部クロック
信号CLKを外部クロック信号CLKと出力データとの間のス
キュー td1だけ遅延させて遅延クロック信号CLK＿Dを生
成する。
【００１３】信号生成部220は、制御部230、電圧制御発
振器(VCO: voltage controlled oscillator)240及びミ
ラー電圧制御発振器(mirror VCO)からなる。制御部230
は、外部クロック信号CLK及び遅延クロック信号CLK＿D
を受信して制御信号を生成する。制御信号は、制御クロ
ック信号CLK2、遅延制御信号 /CLK＿D2、複製信号 /REP
LICA及び複製イネーブル信号REP＿ENを含む。
【００１４】ここで、制御クロック信号CLK2は、外部ク
ロック信号CLKの第1ライジングエッジから第2ライジン
グエッジまでハイレベルにイネーブルされる信号であっ
て、制御クロック信号CLKは、外部クロック信号CLKの２
倍の周期を有する。遅延制御信号 /CLK＿D2は、遅延ク
ロック信号CLK＿Dの第1ライジングエッジから第2ライジ
ングエッジまでローレベルにイネーブルされる信号であ
って、遅延制御信号 /CLK＿D2は、遅延クロック信号CLK
＿Dの２倍の周期を有する。
【００１５】複製イネーブル信号REP＿ENは、ミラー電
圧制御発振器250を活性化させることに用いられ、複製
信号 /REPLICAは、複製発振信号R＿OSCをトグルさせる
ことに用いられる信号である。
【００１６】電圧制御発振器240は、制御クロック信号C
LK2及び遅延制御信号 /CLK＿D2に応答して発振動作を行
うことによって測定発振信号M＿OSCを生成し、測定発振
信号M＿OSCは、制御クロック信号CLK2及び遅延制御信号
/CLK＿D2がイネーブル状態である間トグルされる。
【００１７】ミラー電圧制御発振器250は、複製信号 /R
EPLICA及び複製イネーブル信号REP＿ENに応答して発振
動作を行うことによって、複製発振信号R＿OSCを生成
し、複製発振信号R＿OSCは、複製信号 /REPLICA及び複
製イネーブル信号REP＿ENがイネーブル状態である間ト
グルされる。
【００１８】第1遅延部260は、第１の単位遅延を有して
おり、制御信号に応答して外部クロック信号を大まかに
遅延させて第1DLLクロック信号DLL＿CLK1を生成し、第1
遅延測定部261と第1遅延複製部262とからなる。
【００１９】第2遅延部270は、第1遅延部の第1の単位遅
延よりも小さい第2の単位遅延を有しており、制御信号
に応答して第1遅延部260から出力される第1DLLクロック
信号DLL＿CLK1を微細に遅延させて第2DLLクロック信号D
LL＿CLK2を生成し、第2遅延測定部271と第2遅延複製部2
72とからなる。
【００２０】図3は、図2に示した第1遅延部260を示す回
路図である。
【００２１】図3において、第1遅延測定部261は、測定
発振信号M＿OSCに応答して遅延制御信号 /CLK＿D2のロ
ーレベルを測定ノードN31から測定ノードN35にシフトさ
せる。その後、レジスタ331ないし335は、制御クロック
信号CLK2がハイレバルである間、測定ノードN31ないしN
35のシフトされたローレベルを貯蔵する。また、レジス
タ331ないし335に貯蔵されているシフトされたローレベ
ルは、制御クロック信号CLK2及びシフト制御信号SHIFT
に応答して第1遅延複製部262に出力される。
【００２２】第1遅延測定部261は、測定発振信号M＿OSC
に応答して遅延制御信号 /CLK＿D2のローレベルの測定
ノードN31ないしN35への伝達を制御する第1伝達制御部3
11ないし315と、遅延制御信号 /CLK＿D2とそれぞれの測
定ノードN31ないしN35のレベルを組合せて第1伝達制御
部312ないし315に伝達する第2伝達制御部321ないし324
と、遅延制御信号 /CLK＿D2とシフト制御信号SHIFTに応
答して各測定ノードN31ないしN35のレベルを貯蔵するレ
ジスタ331ないし335と、遅延制御信号 /CLK＿D2とシフ
ト制御信号SHIFTに応答して遅延制御信号 /CLK＿D2のレ
ベルを貯蔵するバイパスレジスタ330からなる。
【００２３】第1遅延複製部262は、バイパスレジスタ33
0の正/負出力信号及び第1レジスタ331の負出力信号に応
答してイネーブルされバイパス信号BYPASSを生成するバ
イパス信号生成部340と、レジスタ331ないし335の正/負
出力信号に応答して複製する遅延の程度を決定するため
のロッキング信号I1ないしI5を生成する遅延決定部350
と、ロッキング信号I1ないしI5、複製信号 /REPLICA及
び複製発振信号R＿OSCに応答して所定電圧レベルを複製
ノードR31ないしR35に伝達する第3伝達制御部371ないし
375と、各第3伝達制御部371ないし375の出力信号を次の
伝達制御部に伝達することを制御する第4伝達制御部361
ないし365と、複製信号 /REPLICA及び複製発振信号R＿O
SCに応答して第1DLLクロック信号DLL＿CLK1を出力する
第1DLLクロック信号出力部380からなる。
【００２４】図4は、図3に示したレジスタを示す回路図
である。
【００２５】図4において、図３の各レジスタ331ないし
335は、制御クロック信号CLK2に応答して各測定ノード
の電圧レベルINを伝達する第1伝達ゲートTG41、第1伝達
ゲートTG41の出力信号を貯蔵する第1ラッチ430、シフト
制御信号SHIFTに応答して第1ラッチ430の出力信号を伝
達する第2伝達ゲートTG42、及び第2伝達ゲートTG42の出
力信号を正出力信号OUT及び負出力信号 /OUTに出力する
第2ラッチ450からなる。
【００２６】図5は、図2に示した第2遅延部270を示す回
路図である。
【００２７】図5において、第2遅延部270は、正/負フラ
グ信号FLAG、/FLAG、制御クロック信号CLK2、シフト制
御信号SHIFT及び測定発振信号M＿OSCに応答して微細遅
延する時間を測定する第2遅延測定部271と、第2遅延測
定部271の出力信号に応答して第1DLLクロック信号DLL＿
CLK1を遅延させて第2DLLクロック信号DLL＿CLK2を生成
する第2遅延複製部272からなる。
【００２８】第2遅延測定部271は、測定発振信号M＿OSC
を微細遅延させて遅延された測定発振信号A1、B1、C1、
D1を生成する第2の単位遅延時間を有する多数の単位遅
延素子531ないし534と、正/負フラグ信号FLAG、/FLAG、
制御クロック信号CLK2及びシフト制御信号SHIFTに応答
して遅延された測定発振信号A1、B1、C1、D1を貯蔵する
多数のフラグレジスタ511ないし514と、フラグレジスタ
511ないし514の出力信号を論理演算して遅延ノード信号
M＿IN2、A2、B2、C3を生成する遅延測定出力部520から
なる。
【００２９】第2遅延複製部272は、各遅延ノード信号及
び第1DLLクロック信号DLL＿CLK1の論理演算を介して第2
DLLクロック信号DLL＿CLK2を出力する。
【００３０】図6は、図5に示したフラグレジスタを示す
回路図である。
【００３１】図6において、図５の各フラグレジスタ511
ないし514は、制御クロック信号CLK2に応答して各遅延
された測定発振信号INの反転信号を伝達する第1伝達ゲ
ートTG61、第1伝達ゲートTG61の出力信号を貯蔵する第1
ラッチ620、シフト制御信号SHIFTに応答して第1ラッチ6
20の出力信号を伝達する第2伝達ゲートTG62、第2伝達ゲ
ートTG62の出力信号を貯蔵する第2ラッチ650、正フラグ
信号FLAG、負フラグ信号/FLAG、/FLAGに応答して第2伝
達ゲートTG62の出力信号を出力する第3伝達ゲートTG6
3、及び正/負フラグ信号FLAG、/FLAGに応答して第2ラッ
チ650の出力信号を出力する第4伝達ゲートTG64からな
る。
【００３２】すなわち、フラグレジスタは、負フラグ信
号 /FLAGが活性化されれば、遅延された測定発振信号と
同じ信号を出力し、正フラグ信号FLAGが活性化されれ
ば、遅延された測定発振信号の反転信号を出力する。
【００３３】以下、図7ないし図12を参照して、本発明
にかかる遅延固定ループの動作を説明する。
【００３４】まず、図7において、制御クロック信号CLK
2及び遅延制御信号 /CLK＿D2が各々ハイレベル及びロー
レベルである間、バイパスレジスタ330（図３）は、遅
延制御信号 /CLK＿D2のローレベルを貯蔵し、遅延制御
信号 /CLK＿D2のローレベルは測定発振信号M＿OSCに応
答して測定ノードN31ないしN35に順にシフトされ、シフ
トされたローレベルは各レジスタ331ないし335（図３）
に貯蔵される。
【００３５】制御クロック信号CLK2がハイレベルである
間に、ローレベルが測定ノードN35までシフトされたと
仮定すれば、レジスタ331からレジスタ335はシフトされ
たローレベルを貯蔵する。したがって、ロッキング信号
I5のみがハイレベルとなり、残りのロッキング信号I1な
いしI4はローレベルとなる。したがって、負フラグ信号
/FLAGもローレベルとなる。
【００３６】図8において、複製信号 /REPLICAがローレ
ベルに活性化されれば、複製発振信号R＿OSCは、トグル
して、ローレベルが複製ノードR35から複製ノードR31
（図３）に順に伝達する。
【００３７】負フラグ信号 /FLAGがローレベルであるの
で、複製ノードR30はハイレベルとなって、複製ノードR
31の信号により複製発振信号R＿OSCの５番目のレベル遷
移以後に第1DLLクロック信号DLL＿CLK1がハイに活性化
される。
【００３８】図9及び図10は、図8において、第1遅延部2
60（図３）が測定発振信号M＿OSCの５番目のレベル遷移
を認識した場合、負フラグ信号 /FLAGがローレベルに活
性化されて、フラグレジスタ511ないし514が、遅延され
た測定発振信号と同じ信号を出力することを示す。この
場合、制御クロック信号CLK2が５番目の遷移のハイレベ
ルが伝達される直前にディセーブルされるため、ノード
M＿IN2のみがハイレベルとなり、残りのノードはローと
なる。すなわち、ノードM＿IN2においてロッキングが起
きる。図10には、/FLAG、FLAG、CLK2、SHIFTの各信号ラ
インが省略されている。
【００３９】図11は、第1遅延測定部260（図３）におい
て、５番目（#5）のレベル遷移を認識できなかった場
合、正フラグ信号FLAGがローに活性化されてフラグレジ
スタは、遅延された測定発振信号の反転信号を出力する
ことを示す。したがって、H2ノードのみハイレベルとな
り、残りのノードはローレベルとなる。すなわち、H2ノ
ードでロッキングが起きる。図11には、/FLAG、FLAG、C
LK2、SHIFTの各信号ラインが省略されている。
【００４０】図12は、本発明にかかる遅延固定ループの
全体のタイミングを示すタイミング図面である。図12、
第1遅延部260が測定発振信号M＿OSCの５番目(#5)のレベ
ル遷移を認識するか否かによって、４番目(#4)または５
番目(#5)のレベル遷移で第1DLLクロック信号DLL＿CLK1
を出力する。しかし、第2遅延部270のロッキング位置が
正/負フラグ信号FLAG、/FLAGによって変ることによって
最終的なDLLクロック信号DLL＿CLK2は、外部クロック信
号CLKよりtd1だけ先に発生することとなる。
【００４１】本発明の技術思想は、上記の好ましい実施
の形態によって具体的に説明されたが、上記の実施の形
態はその説明のためのものであって、制限するためのも
のではないことに留意されるべきである。また、本発明
の技術分野における通常の専門家であるならば、本発明
の技術思想の範囲内において種々の実施の形態が可能で
あることが理解されるべきである。
【００４２】
【発明の効果】本発明によって、単位遅延が他の二つの
遅延部を利用して、早いロッキング時間を実現し、且つ
ジッタが減少されたDLLクロック信号を生成できる。
【図面の簡単な説明】
【図１】 遅延固定ループの原理を説明するためのタイ
ミング図である。
【図２】 本発明にかかる遅延固定ループを示すブロッ
ク図である。
【図３】 図2に示した第1遅延部を示す回路図である。
【図４】 図3に示したレジスタを示す回路図である。
【図５】 図2に示した第2遅延部を示す回路図である。
【図６】 図5に示したフラグレジスタを示す回路図で
ある。
【図７】 図3に示した第1制御部のタイミング図であ
る。
【図８】 図3に示した第1制御部のタイミング図であ
る。
【図９】 図5に示した第2遅延部のタイミング図であ
る。
【図１０】 信号レベルを付記した図5に示した第2遅延
部の回路図である。
【図１１】 信号レベルを付記した図5に示した第2遅延
部の回路図である。
【図１２】 本発明にかかる遅延固定ループ全体のタイ
ミング図である。
【符号の説明】
210 遅延クロック生成部 220 信号生成部 230 制御部 240 電圧制御発振器 250 ミラー電圧制御発振器 260 第1遅延部 270 第2遅延部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３５４Ｃ

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 SDRAM(synchronous dynamic random acce
    ss memory)におけるスキューを補償するための遅延固定
    ループ回路において、 外部クロック信号を前記スキュー分だけ遅延させて遅延
    クロック信号を生成する遅延クロック生成手段と、 前記外部クロック信号及び前記遅延クロック信号に応答
    して制御信号を生成する制御信号生成手段と、 前記制御信号に応答して前記外部クロック信号を第1の
    遅延単位で遅延させて第1遅延固定ループクロック信号
    を生成する第1遅延手段と、 前記制御信号に応答して前記第1遅延固定ループクロッ
    ク信号を第2の遅延単位で遅延させて第2遅延固定ループ
    クロック信号を生成する第2遅延手段とを備え、 前記第1の遅延単位は前記第2の遅延単位よりも大きいも
    のであることを特徴とする遅延固定ループ回路。
  2. 【請求項2】 前記制御信号生成手段は、 前記外部クロック信号及び前記遅延クロック信号に応答
    して、制御クロック信号、遅延制御信号、複製信号及び
    複製イネーブル信号を含む前記制御信号を生成する制御
    手段と、 前記制御クロック信号及び前記遅延制御信号に応答して
    測定発振信号を生成する第1電圧制御発振器と、 前記複製信号及び複製イネーブル信号に応答して複製発
    振信号を生成する第2電圧制御発振器とを備えているこ
    とを特徴とする請求項1に記載の遅延固定ループ回路。
  3. 【請求項3】 前記制御クロック信号は、 前記外部クロック信号の第1ライジングエッジから第2ラ
    イジングエッジまでハイレベルにイネーブルされるもの
    であることを特徴とする請求項2に記載の遅延固定ルー
    プ回路。
  4. 【請求項4】 前記遅延制御信号は、 前記遅延クロック信号の第1ライジングエッジから第2ラ
    イジングエッジまでローレベルにイネーブルされるもの
    であることを特徴とする請求項3に記載の遅延固定ルー
    プ回路。
  5. 【請求項5】 前記第1遅延手段は、 前記測定発振信号に応答して前記遅延制御信号のローレ
    ベルをシフトすることにより生成されたローレベルを貯
    蔵する第1遅延測定部と、 前記複製発振信号に応答して前記第1遅延固定ループク
    ロック信号を生成する第1遅延複製部とを備えているこ
    とを特徴とする請求項4に記載の遅延固定ループ回路。
  6. 【請求項6】 前記第1遅延測定部は、 前記測定発振信号に応答して前記遅延制御信号のローレ
    ベルを測定ノードに伝送する複数の第1伝送制御部と、 前記遅延制御信号と前記測定ノードの電圧レベルの論理
    演算による信号に応答して前記測定ノードのローレベル
    を前記第1伝送制御部に伝送する複数の第2伝送制御部
    と、 前記遅延制御信号及びシフト制御信号に応答して前記測
    定ノードのローレベルを貯蔵する複数のレジスタとを備
    えているむことを特徴とする請求項5に記載の遅延固定
    ループ回路。
  7. 【請求項7】 前記レジスタの各々は、 前記制御クロック信号に応答して各測定ノードの電圧レ
    ベルを伝送するための第1伝達ゲートと、 該第1伝達ゲートの出力信号を貯蔵するための第1ラッチ
    と、 前記シフト制御信号に応答して前記第1ラッチの出力信
    号を伝達するための第2伝達ゲートと、 該第2伝達ゲートの出力信号を貯蔵するための第2ラッチ
    とを備えていることを特徴とする請求項6に記載の遅延
    固定ループ回路。
  8. 【請求項8】 前記第1遅延複製部は、 バイパスレジスタの出力信号及び前記レジスタの内の第
    1番目のレジスタの出力信号に応答してバイパス信号を
    生成するバイパス信号生成部と、 前記レジスタの出力信号に応答して複製する遅延の程度
    を決定するためのロッキング信号を生成する遅延決定部
    と、 前記ロッキング信号、前記複製発振信号及び前記複製信
    号に応答して所定電圧レベルを複製ノードに伝送するた
    めの複数の第3伝送制御部と、 該第3伝送制御部の各出力信号を次の伝送制御部に伝送
    する複数の第4伝送制御部と、 前記複製信号及び前記複製発振信号に応答して前記第1
    遅延固定ループクロック信号を出力する出力部とを備え
    ていることを特徴とする請求項6に記載の遅延固定ルー
    プ回路。
  9. 【請求項9】 前記第2遅延手段は、 遅延する時間を測定する第2遅延測定部と、 測定された時間の間前記第1遅延固定ループクロック信
    号を遅延して前記第2遅延固定ループクロック信号を生
    成する第2遅延複製部とを備えていることを特徴とする
    請求項4に記載の遅延固定ループ回路。
  10. 【請求項10】 前記第2遅延測定部は、 前記測定発振信号を遅延することにより遅延された測定
    発振信号を生成する複数の単位遅延素子と、 前記制御クロック信号、フラグ信号及びシフト制御信号
    に応答して前記遅延された測定発振信号を貯蔵するため
    の複数のフラグレジスタとを備え、 前記第1遅延固定ループクロック信号を論理演算するも
    のであることを特徴とする請求項9に記載の遅延固定ル
    ープ回路。
  11. 【請求項11】 前記フラグレジスタの各々は、 前記制御クロック信号に応答して前記遅延された測定発
    振信号の反転信号を伝送する第1伝送ゲートと、 該第1伝送ゲートの出力信号を貯蔵するための第1ラッチ
    と、 前記シフト制御信号に応答して前記第1ラッチの出力信
    号を伝送するための第2伝送ゲートと、 該第2伝送ゲートの出力信号を貯蔵する第2ラッチと、 前記フラグ信号に応答して前記第2伝送ゲートの出力信
    号を出力する第3伝送ゲートと、 前記フラグ信号に応答して前記第2ラッチに貯蔵された
    信号を出力する第4伝送ゲートとを備えていることを特
    徴とする請求項10に記載の遅延固定ループ回路。
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