JP4406897B2 - 遅延固定ループ - Google Patents
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- 230000003111 delayed effect Effects 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 235000018936 Vitellaria paradoxa Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に用いられる遅延固定ループに関し、特に、短い時間でロックイン可能な遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ素子の高速動作を獲得するために、同期メモリ素子(synchronous memory device)であるSDRAM(synchronous dynamic random access memory)が開発された。SDRAMは、外部クロックに同期して動作するものであり、SDRAMには、SDR(single data rate)SDRAM、DDR(double data rate)SDRAMなどがある。
【０００３】
一般に、外部クロックに同期してデータが出力される時、外部クロックと出力データとの間にスキューが発生する。このような、外部クロックと出力データ、または外部クロックと内部クロックとの間のスキューを補償するために遅延固定ループが用いられる。
【０００４】
図1は、従来の遅延固定ループを示すブロック図である。ここで、従来の遅延固定ループは、クロックバッファ100、クロック分周器110、位相比較器120、シフト制御器130、シフトレジスタ140、遅延ライン部150、遅延モデル160及び遅延固定ループ信号駆動器170を含んで構成されている。
【０００５】
クロックバッファ100は、外部クロックCLKの立ち上がりエッジ及び立ち下がりエッジに応答して、それぞれ立ち上がりクロックRCLK及び立ち下がりクロックFCLKを出力する。
【０００６】
クロック分周器110は、第1パルス信号DELAY IN及び第2パルス信号REFを出力する。第1パルス信号DELAY INは、立ち上がりクロックRCLKに応答して、8個の外部クロックごとに出力され、外部クロックCLKの一周期に相当するパルス幅を有する。また、第2パルス信号REFは、第1パルス信号DELAY INの反転信号である。
【０００７】
位相比較器120は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、比較信号PC<0:3>を出力する。ここで、フィードバック信号FEEDBACKは、遅延モデル160から出力された信号である。
【０００８】
シフト制御器130は、比較信号PC<0:3>に応答して、シフト方向を決定するシフトライト信号SR及びシフトレフト信号SLを出力する。シフトレジスタ140は、シフトライト信号SR及びシフトレフト信号SLに応答して、それぞれシフトライト動作及びシフトレフト動作を行う。
【０００９】
遅延ライン部150は、立ち下がりクロックFCLK、立ち上がりクロックRCLK及び第1パルス信号DELAY INの遅延時間をそれぞれ制御するための第1、第２、第3遅延ライン151、152、153からなり、第1、第２、第3遅延ライン151、152、153は、それぞれ第1、第２、第3遅延信号FCLK DLL、RCLK DLL、FEEDBACK DLYを出力する。また、遅延ライン部150は、複数の単位遅延回路により構成される。
【００１０】
遅延モデル160は、第3遅延信号FEEDBACK DLYに応じて外部クロックCLKと内部クロックとの間のスキューを補償する。遅延モデル160の出力は、位相比較器120にフィードバックされる。遅延固定ループ信号駆動器170は、第1及び第2遅延信号FCLK DLL、RCLK DLLを処理する。
【００１１】
ここで、第2パルス信号REF、単位遅延回路及び遅延モデルの各パルス幅が5 nsec、0.2nsec及び5nsecである場合、フィードバック信号FEEDBACKのパルス幅は、5.2nsecとなる。したがって、フィードバック信号FEEDBACKが第2パルス信号REFより遅く出力される。この場合、位相比較器120は、最初からシフトレフト信号SLを出力する必要がある。しかし、遅延ライン部150は、最初からシフトレフト動作を行うことができないために、所望の内部クロックを獲得することができないという問題点がある。
【００１２】
また、遅延ライン部150に含まれている単位遅延回路には、約0.2 nsecの短い単位遅延があるため、ロックインのために第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較するのに時間がかかるという問題点がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するためになされたもので、短い時間でロックイン可能な遅延固定ループを提供することをその目的としている。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る遅延固定ループは、第1比較信号に応答して、第1シフトライト信号を出力する第1シフト制御器と、前記第1シフトライト信号に応答して、シフトライト動作のみを行う第1シフトレジスタと、それぞれ、第1単位遅延を有する複数の遅延ラインからなり、前記第1シフトレジスタの出力に応答して、内部信号の遅延時間を制御するための第1遅延ライン部と、第2比較信号に応答して、第2シフトライト信号及びシフトレフト信号を出力する第2シフト制御器と、前記第2シフトライト信号及び前記シフトレフト信号に応答して、それぞれシフトライト動作及びシフトレフト動作を行う第2シフトレジスタと、それぞれ前記第1単位遅延より短い第2単位遅延を有する複数の遅延ラインからなり、前記第２シフトレジスタの出力に応答して、前記第1遅延ライン部の出力信号の遅延時間を制御する第2遅延ライン部とを備える。
【００１５】
更に、外部クロックに応答して、立ち上がりクロック及び立ち下がりクロックを出力するクロックバッファと、前記立ち上がりクロックに応答して、第1パルス信号及び第2パルス信号を出力するクロック分周器と、前記第2パルス信号とフィードバック信号の位相を比較して、前記第1比較信号を出力する第1位相比較器と、前記第2パルス信号と前記フィードバック信号の位相を比較して、前記第2比較信号を出力する第2位相比較器と、前記第2遅延ライン部の出力の遅延時間を制御し、前記第1及び第2位相比較器に前記フィードバック信号を出力する遅延モデルとを備えることが望ましい。
【００１６】
また、前記立ち上がりクロックに応答して、4個の外部クロックごとに、パルス幅が前記外部クロック周期の二倍である前記第1パルス信号と、該第1パルス信号の反転信号である前記第2パルス信号を出力する、前記クロック分周器を備えることが効果的である。
【００１７】
前記第1位相比較器に、前記フィードバック信号を遅延させ、第１の遅延されたフィードバック信号を出力する第１単位遅延回路と、前記第2パルス信号と前記フィードバック信号との位相を比較するための第1比較器と、前記第2パルス信号と前記第１の遅延されたフィードバック信号との位相を比較するための第2比較器と、前記第2パルス信号、前記フィードバック信号、制御信号及びリセット信号を論理演算して第１比較制御信号を出力する第１比較制御部とを備え、前記制御信号が、ロックイン動作の開始を示す信号であり、前記第1シフト制御器から出力された後、前記第1位相比較器と前記第2位相比較器とに入力されてもよい。
【００１８】
ここで、該第１比較制御部に、前記制御信号と前記リセット信号とを否定論理和で演算するための第1NORゲートと、前記第2パルス信号、前記フィードバック信号及び前記第1NORゲートの出力を否定論理積で演算するための第１NANDゲートと、該第１NANDゲートの出力を反転及び遅延させるための第１反転遅延部と、該第１反転遅延部の出力及び前記第１NANDゲートの出力を否定論理和で演算するための第2NORゲートとを備えることが望ましい。
【００１９】
また、前記第1シフト制御器に、前記第1比較器の出力及び前記第2比較器の出力を否定論理積で演算するための第2NANDゲートと、該第2NANDゲートの出力を反転させ、前記制御信号を出力する第1インバータと、該第1インバータの出力及び、前記第１比較制御信号を否定論理積で演算するための第3NANDゲートと、該第3NANDゲートの出力を反転させ、前記第1シフトライト信号を出力する第2インバータとを備えることが望ましい。
【００２０】
前記第2位相比較器に、前記フィードバック信号を遅延させ、第２の遅延されたフィードバック信号を出力する第２単位遅延回路と、前記第2パルス信号及び前記フィードバック信号の位相を比較して、第３及び第４比較信号を出力する第３比較器と、前記第2パルス信号及び前記第２の遅延されたフィードバック信号の位相を比較して、第５及び第６比較信号を出力する第４比較器と、前記第2パルス信号、前記フィードバック信号及び前記制御信号を論理演算して第２比較制御信号を出力する第２比較制御部とを備えてもよい。
【００２１】
ここで、前記第２比較制御部に、前記第2パルス信号、前記フィードバック信号及び前記制御信号の反転信号を否定論理積で演算するための第４NANDゲートと、該第４NANDゲートの出力を反転及び遅延させる第２反転遅延部と、該第２反転遅延部の出力及び前記第４NANDゲートの出力を否定論理和で演算するための第３NORゲートとを備えることが望ましい。
【００２２】
また、前記第2シフト制御器に、前記第３比較信号及び前記第５比較信号を否定論理積で演算するための第５NANDゲートと、該第５NANDゲートの出力を反転させる第４インバータと、該第４インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第６NANDゲートと、該第６NANDゲートの出力を反転して、前記第2シフトライト信号を出力するための第５インバータと、前記第４比較信号及び前記第６比較信号を否定論理積で演算するための第７NANDゲートと、該第７NANDゲートの出力を反転させる第６インバータと、該第６インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第８NANDゲートと、該第８NANDゲートの出力を反転して前記シフトレフト信号を出力するための第７インバータとを備えることが望ましい。
【００２３】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有するものが、本発明を容易に実施できるように、本発明の好ましい実施の形態を添付した図面を参照して説明する。
【００２４】
図2は、本発明の実施の形態に係る遅延固定ループ(DLL:delay locked loop)を示すブロック図である。ここで、本発明の実施の形態に係る遅延固定ループは、クロックバッファ210、クロック分周器220、第1位相比較器230、第1シフト制御器240、第1シフトレジスタ250、第1遅延ライン部260、第2位相比較器270、第2シフト制御器280、第2シフトレジスタ290、第2遅延ライン部300、遅延モデル310及び遅延固定ループ信号駆動器320を含んで構成されている。
【００２５】
クロックバッファ210は、外部クロックCLKの立ち上がりエッジ及び立ち下がりエッジに応答して、それぞれ立ち上がりクロックRCLK及び立ち下がりクロックFCLKを出力する。
【００２６】
クロック分周器220は、第1パルス信号DELAY IN及び第2パルス信号REFを出力し、第1パルス信号DELAY INは、立ち上がりクロックRCLKに応答して、4個の外部クロックCLKごとに出力され、外部クロックCLKの二つの周期に相当するパルス幅を有し、また、第2パルス信号REFは、第1パルス信号DELAY INの反転信号であることが望ましい。
【００２７】
第1位相比較器230は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第1比較信号PC1 2N<0:1>を出力する。ここで、フィードバック信号FEEDBACKは、遅延モデル310から出力される信号である。
【００２８】
第1シフト制御器240は、第1比較信号PC1 2N<0:1>に応答して、シフト方向を決定する第１シフトライト信号SR1を出力し、第1シフトレジスタ250は、第1シフト制御器240から出力された第１シフトライト信号SR1に応答して、シフトライト動作のみを行う。
【００２９】
第1遅延ライン部260は、立ち下がりクロックFCLK、立ち上がりクロックRCLK及び第1パルス信号DELAY INの遅延時間をそれぞれ制御するための第1、第２、第3遅延ライン261、262、263からなり、第1、第２、第3遅延ライン261、262、263は、それぞれ遅延された立ち下がりクロックFCLK DLY、遅延された立ち上がりクロックRCLK DLY及び遅延されたフィードバック信号FEEDBACK DLY1を出力する。また、第1遅延ライン部260内に含まれている各遅延ライン261、262、263は、後述する第２単位遅延より長い第１単位遅延を有する単位遅延回路を含んで構成されている。
【００３０】
第2位相比較器270は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第2比較信号PC2 2N<0:3>を出力する。
【００３１】
第2シフト制御器280は、第2比較信号PC2 2N<0:3>に応答して、シフト方向を決定するための第２シフトライト信号SR2及びシフトレフト信号SL2を出力する。
【００３２】
第2シフトレジスタ290は、第2シフト制御器280から出力される第２シフトライト信号SR2及びシフトレフト信号SL2に応答して、それぞれシフトライト動作及びシフトレフト動作を行う。
【００３３】
第2遅延ライン部300は、第２の遅延された信号FCLK DLY、RCLK DLY、FEEDBACK DLY1の各遅延時間を制御するための第４、第５、第６遅延ライン301、302、303を含んで構成されている。第４、第５、第６遅延ライン301、302、303は、それぞれ立ち下がり遅延固定ループ信号FCLK DLL、立ち上がり遅延固定ループ信号RCLK DLL、第2の遅延されたフィードバック信号FEEDBACK DLY2を出力する。第2遅延ライン部300に含まれている遅延ライン301、302、303のそれぞれは、短い単位遅延を有する単位遅延回路により構成される。
【００３４】
遅延モデル310は、第2の遅延されたフィードバック信号FEEDBACK DLY2に応じて外部クロックCLKと内部クロックとの間のスキューを補償し、遅延モデル310の出力は、第1、第2位相比較器230、270にフィードバックされる。
【００３５】
遅延固定ループ信号駆動器320は、立ち下がり遅延固定ループ信号FCLK DLLと立ち上がり遅延固定ループ信号RCLK DLLとをバッファに貯え、内部クロックとして貯えられた遅延固定ループ信号を出力する。
【００３６】
図3は、図2に示した第1位相比較器230と第1シフト制御器240とを示す図面であり、図4は、第1位相比較器230と第1シフト制御器240における動作を示すタイミングチャートである。図３において、第1位相比較器230は、フィードバック信号FEEDBACKを遅延させ、第１の遅延されたフィードバック信号F DLY1を出力する第１単位遅延回路331と、第2パルス信号REFとフィードバック信号FEEDBACKの位相を比較して、第１比較信号PC1 2N<0>を出力する第1比較器332と、第2パルス信号REFと遅延されたフィードバック信号F DLY1の位相を比較して、第２比較信号PC1 2N<2>を出力する第2比較器333と、第2パルス信号REF、フィードバック信号FEEDBACK、制御信号2N CMP ENDとリセット信号DLL RESETを論理演算して第１比較制御信号CMP PULSE1を出力する第１比較制御部334を含んで構成されている。
【００３７】
また、第１比較制御部334は、制御信号2NCMP ENDとリセット信号DLL RESETとを否定論理和で演算するための第１NORゲートNOR301と、第2パルス信号REF、フィードバック信号FEEDBACK及び第１NORゲートNOR301の出力を否定論理積で演算するための第１NANDゲートND301と、第１NANDゲートND301の出力を反転及び遅延させるための複数のインバータINV301、INV302、INV303を含んで構成されている第１反転遅延部と、第１反転遅延部の出力と第１NANDゲートND301の出力とを否定論理和で演算して第１比較制御信号CMP PULSE1を出力する第２NORゲートNOR302を含んで構成されている。
【００３８】
第1シフト制御器240は、第１比較信号PC1 2N<0>及び第２比較信号PC1 2N<2>を否定論理積で演算するための第２NANDゲートND302と、第２NANDゲートND302の出力を反転して制御信号2N CMP ENDを出力するための第１インバータINV304と、第１インバータINV304の出力と第１比較制御信号CMP PULSE1とを否定論理積で演算するための第３NANDゲートND303と、第３NANDゲートND303の出力を反転して第１シフトライト信号SR1を出力するための第２インバータINV305を含んで構成されている。
【００３９】
フィードバック信号FEEDBACK及び第１の遅延されたフィードバック信号F DLY1が共に第2パルス信号REFより進んでいる場合、第1シフト制御器240は、第１シフトライト信号SR1を出力する。また、フィードバック信号FEEDBACKが第2パルス信号REFより進んでおり、第１の遅延されたフィードバック信号F DLY1が第2パルス信号REFより遅い場合、ロックインされることとなる。
【００４０】
図5は、図2に示した第2位相比較器270と第2シフト制御器280とを示す図であり、図6は、第2位相比較器270と第2シフト制御器280の動作を示すタイミングチャートである。図5に示したように、第2位相比較器270は、フィードバック信号FEEDBACKを遅延させ、第２の遅延されたフィードバック信号F DLY2を出力するための第２単位遅延回路501と、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第３比較信号PC2 2N<0>及び第４比較信号PC2 2N<1>を出力するための第３比較器502と、第2パルス信号REFと第２の遅延されたフィードバック信号F DLY2との位相を比較して、第５比較信号PC2 2N<2>及び第６比較信号PC2 2N<3>を出力するための第４比較器503と、第2パルス信号REF、フィードバック信号FEEDBACK及び制御信号2N CMP ENDの反転信号を論理演算して第２比較制御信号CMP PULSE2を出力するための第２比較制御部504を含んで構成されている。
【００４１】
また、第２比較制御部504は、制御信号を反転させる第３インバータINV501と、第2パルス信号REF、フィードバック信号FEEDBACK及び第３インバータの出力を否定論理積で演算するための第４NANDゲートND501と、第４NANDゲートND501の出力を反転及び遅延させるための複数のインバータINV502、INV503、INV504を含んで構成されている第２反転遅延部と、第２反転遅延部の出力と第４NANDゲートND501の出力とを否定論理和で演算して第２比較制御信号CMP PULSE2を出力するための第３NORゲートNOR501とを含んで構成されている。
【００４２】
第2シフト制御器280は、第３比較信号PC22N<0>及び第５比較信号PC2 2N<2>を否定論理積で演算するための第５NANDゲートND502と、第５NANDゲートND502の出力を反転するための第４インバータINV505と、第４インバータINV505の出力及び第２比較制御信号CMP PULSE2を否定論理積で演算するための第６NANDゲートND503と、第６NANDゲートND503の出力を反転して第２シフトライト信号SR2を出力する第５インバータINV506と、第４比較信号PC2 2N<1>と第６比較信号PC2 2N<3>とを否定論理積で演算するための第７NANDゲートND504と、第７NANDゲートND504の出力を反転させるための第６インバータINV507と、第６インバータINV507の出力及び第２比較制御信号CMP PULSE2を否定論理積で演算するための第８NANDゲートND505と、第８NANDゲートND505の出力を反転してシフトレフト信号SL2を出力するための第７インバータINV508とを含んで構成されている。
【００４３】
ここで、第2パルス信号REFとフィードバック信号FEEDBACKが同時にハイレベルである場合、第２比較制御部504は、第２比較制御信号CMP PULSE2を出力し、第２比較信号PC2 2N<0:3>に応答して、第２シフトライト信号SR2及びシフトレフト信号SL2を出力する。制御信号2N CMP ENDは、このような動作のスタートを知らせる信号である。
【００４４】
また、内部クロックが2nsecの遅延を有している場合、制御信号2N CMP ENDは、ローレベルとなり、第1遅延ライン部260を介してスキューに対する補償が行われた後、第2遅延ライン部300を介してスキューを補償できるように用いられる。
【００４５】
本発明の技術は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であることを理解されるべきである。
【００４６】
【発明の効果】
前述のように、本発明の遅延固定ループによれば、外部クロックの二倍のパルス幅を有するパルス信号を利用して、高周波でロックイン動作を行うことができる。また、長い遅延を有する第1遅延ライン部と、短い遅延を有する第2遅延ライン部を利用して、ロックイン時間を低減することができる。
【図面の簡単な説明】
【図１】 従来の遅延固定ループを示すブロック図である。
【図２】 本発明の実施の形態に係る遅延固定ループを示すブロック図である。
【図３】 図2に示した第1位相比較器と第1シフト制御器を詳細に示す回路図である。
【図４】 図3に示した第1位相比較器と第1シフト制御器の動作を示すタイミングチャートである。
【図５】 図2に示した第2位相比較器と第2シフト制御器を詳細に示す回路図である。
【図６】 図5に示した第2位相比較器と第2シフト制御器の動作を示すタイミングチャートである。
【符号の説明】
210 クロックバッファ
220 クロック分周器
230 第1位相比較器
240 第1シフト制御器
250 第1シフトレジスタ
260 第1遅延ライン部
270 第2位相比較器
280 第2シフト制御器
290 第2シフトレジスタ
300 第2遅延ライン部
310 遅延モデル
320 遅延固定ループ信号駆動器
331 第１単位遅延回路
332 第１比較器
333 第２比較器
334 第１比較制御部
501 第２単位遅延回路
502 第３比較器
503 第４比較器
504 第２比較制御部
【発明が属する技術分野】
本発明は、半導体メモリ素子に用いられる遅延固定ループに関し、特に、短い時間でロックイン可能な遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ素子の高速動作を獲得するために、同期メモリ素子(synchronous memory device)であるSDRAM(synchronous dynamic random access memory)が開発された。SDRAMは、外部クロックに同期して動作するものであり、SDRAMには、SDR(single data rate)SDRAM、DDR(double data rate)SDRAMなどがある。
【０００３】
一般に、外部クロックに同期してデータが出力される時、外部クロックと出力データとの間にスキューが発生する。このような、外部クロックと出力データ、または外部クロックと内部クロックとの間のスキューを補償するために遅延固定ループが用いられる。
【０００４】
図1は、従来の遅延固定ループを示すブロック図である。ここで、従来の遅延固定ループは、クロックバッファ100、クロック分周器110、位相比較器120、シフト制御器130、シフトレジスタ140、遅延ライン部150、遅延モデル160及び遅延固定ループ信号駆動器170を含んで構成されている。
【０００５】
クロックバッファ100は、外部クロックCLKの立ち上がりエッジ及び立ち下がりエッジに応答して、それぞれ立ち上がりクロックRCLK及び立ち下がりクロックFCLKを出力する。
【０００６】
クロック分周器110は、第1パルス信号DELAY IN及び第2パルス信号REFを出力する。第1パルス信号DELAY INは、立ち上がりクロックRCLKに応答して、8個の外部クロックごとに出力され、外部クロックCLKの一周期に相当するパルス幅を有する。また、第2パルス信号REFは、第1パルス信号DELAY INの反転信号である。
【０００７】
位相比較器120は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、比較信号PC<0:3>を出力する。ここで、フィードバック信号FEEDBACKは、遅延モデル160から出力された信号である。
【０００８】
シフト制御器130は、比較信号PC<0:3>に応答して、シフト方向を決定するシフトライト信号SR及びシフトレフト信号SLを出力する。シフトレジスタ140は、シフトライト信号SR及びシフトレフト信号SLに応答して、それぞれシフトライト動作及びシフトレフト動作を行う。
【０００９】
遅延ライン部150は、立ち下がりクロックFCLK、立ち上がりクロックRCLK及び第1パルス信号DELAY INの遅延時間をそれぞれ制御するための第1、第２、第3遅延ライン151、152、153からなり、第1、第２、第3遅延ライン151、152、153は、それぞれ第1、第２、第3遅延信号FCLK DLL、RCLK DLL、FEEDBACK DLYを出力する。また、遅延ライン部150は、複数の単位遅延回路により構成される。
【００１０】
遅延モデル160は、第3遅延信号FEEDBACK DLYに応じて外部クロックCLKと内部クロックとの間のスキューを補償する。遅延モデル160の出力は、位相比較器120にフィードバックされる。遅延固定ループ信号駆動器170は、第1及び第2遅延信号FCLK DLL、RCLK DLLを処理する。
【００１１】
ここで、第2パルス信号REF、単位遅延回路及び遅延モデルの各パルス幅が5 nsec、0.2nsec及び5nsecである場合、フィードバック信号FEEDBACKのパルス幅は、5.2nsecとなる。したがって、フィードバック信号FEEDBACKが第2パルス信号REFより遅く出力される。この場合、位相比較器120は、最初からシフトレフト信号SLを出力する必要がある。しかし、遅延ライン部150は、最初からシフトレフト動作を行うことができないために、所望の内部クロックを獲得することができないという問題点がある。
【００１２】
また、遅延ライン部150に含まれている単位遅延回路には、約0.2 nsecの短い単位遅延があるため、ロックインのために第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較するのに時間がかかるという問題点がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するためになされたもので、短い時間でロックイン可能な遅延固定ループを提供することをその目的としている。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る遅延固定ループは、第1比較信号に応答して、第1シフトライト信号を出力する第1シフト制御器と、前記第1シフトライト信号に応答して、シフトライト動作のみを行う第1シフトレジスタと、それぞれ、第1単位遅延を有する複数の遅延ラインからなり、前記第1シフトレジスタの出力に応答して、内部信号の遅延時間を制御するための第1遅延ライン部と、第2比較信号に応答して、第2シフトライト信号及びシフトレフト信号を出力する第2シフト制御器と、前記第2シフトライト信号及び前記シフトレフト信号に応答して、それぞれシフトライト動作及びシフトレフト動作を行う第2シフトレジスタと、それぞれ前記第1単位遅延より短い第2単位遅延を有する複数の遅延ラインからなり、前記第２シフトレジスタの出力に応答して、前記第1遅延ライン部の出力信号の遅延時間を制御する第2遅延ライン部とを備える。
【００１５】
更に、外部クロックに応答して、立ち上がりクロック及び立ち下がりクロックを出力するクロックバッファと、前記立ち上がりクロックに応答して、第1パルス信号及び第2パルス信号を出力するクロック分周器と、前記第2パルス信号とフィードバック信号の位相を比較して、前記第1比較信号を出力する第1位相比較器と、前記第2パルス信号と前記フィードバック信号の位相を比較して、前記第2比較信号を出力する第2位相比較器と、前記第2遅延ライン部の出力の遅延時間を制御し、前記第1及び第2位相比較器に前記フィードバック信号を出力する遅延モデルとを備えることが望ましい。
【００１６】
また、前記立ち上がりクロックに応答して、4個の外部クロックごとに、パルス幅が前記外部クロック周期の二倍である前記第1パルス信号と、該第1パルス信号の反転信号である前記第2パルス信号を出力する、前記クロック分周器を備えることが効果的である。
【００１７】
前記第1位相比較器に、前記フィードバック信号を遅延させ、第１の遅延されたフィードバック信号を出力する第１単位遅延回路と、前記第2パルス信号と前記フィードバック信号との位相を比較するための第1比較器と、前記第2パルス信号と前記第１の遅延されたフィードバック信号との位相を比較するための第2比較器と、前記第2パルス信号、前記フィードバック信号、制御信号及びリセット信号を論理演算して第１比較制御信号を出力する第１比較制御部とを備え、前記制御信号が、ロックイン動作の開始を示す信号であり、前記第1シフト制御器から出力された後、前記第1位相比較器と前記第2位相比較器とに入力されてもよい。
【００１８】
ここで、該第１比較制御部に、前記制御信号と前記リセット信号とを否定論理和で演算するための第1NORゲートと、前記第2パルス信号、前記フィードバック信号及び前記第1NORゲートの出力を否定論理積で演算するための第１NANDゲートと、該第１NANDゲートの出力を反転及び遅延させるための第１反転遅延部と、該第１反転遅延部の出力及び前記第１NANDゲートの出力を否定論理和で演算するための第2NORゲートとを備えることが望ましい。
【００１９】
また、前記第1シフト制御器に、前記第1比較器の出力及び前記第2比較器の出力を否定論理積で演算するための第2NANDゲートと、該第2NANDゲートの出力を反転させ、前記制御信号を出力する第1インバータと、該第1インバータの出力及び、前記第１比較制御信号を否定論理積で演算するための第3NANDゲートと、該第3NANDゲートの出力を反転させ、前記第1シフトライト信号を出力する第2インバータとを備えることが望ましい。
【００２０】
前記第2位相比較器に、前記フィードバック信号を遅延させ、第２の遅延されたフィードバック信号を出力する第２単位遅延回路と、前記第2パルス信号及び前記フィードバック信号の位相を比較して、第３及び第４比較信号を出力する第３比較器と、前記第2パルス信号及び前記第２の遅延されたフィードバック信号の位相を比較して、第５及び第６比較信号を出力する第４比較器と、前記第2パルス信号、前記フィードバック信号及び前記制御信号を論理演算して第２比較制御信号を出力する第２比較制御部とを備えてもよい。
【００２１】
ここで、前記第２比較制御部に、前記第2パルス信号、前記フィードバック信号及び前記制御信号の反転信号を否定論理積で演算するための第４NANDゲートと、該第４NANDゲートの出力を反転及び遅延させる第２反転遅延部と、該第２反転遅延部の出力及び前記第４NANDゲートの出力を否定論理和で演算するための第３NORゲートとを備えることが望ましい。
【００２２】
また、前記第2シフト制御器に、前記第３比較信号及び前記第５比較信号を否定論理積で演算するための第５NANDゲートと、該第５NANDゲートの出力を反転させる第４インバータと、該第４インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第６NANDゲートと、該第６NANDゲートの出力を反転して、前記第2シフトライト信号を出力するための第５インバータと、前記第４比較信号及び前記第６比較信号を否定論理積で演算するための第７NANDゲートと、該第７NANDゲートの出力を反転させる第６インバータと、該第６インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第８NANDゲートと、該第８NANDゲートの出力を反転して前記シフトレフト信号を出力するための第７インバータとを備えることが望ましい。
【００２３】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有するものが、本発明を容易に実施できるように、本発明の好ましい実施の形態を添付した図面を参照して説明する。
【００２４】
図2は、本発明の実施の形態に係る遅延固定ループ(DLL:delay locked loop)を示すブロック図である。ここで、本発明の実施の形態に係る遅延固定ループは、クロックバッファ210、クロック分周器220、第1位相比較器230、第1シフト制御器240、第1シフトレジスタ250、第1遅延ライン部260、第2位相比較器270、第2シフト制御器280、第2シフトレジスタ290、第2遅延ライン部300、遅延モデル310及び遅延固定ループ信号駆動器320を含んで構成されている。
【００２５】
クロックバッファ210は、外部クロックCLKの立ち上がりエッジ及び立ち下がりエッジに応答して、それぞれ立ち上がりクロックRCLK及び立ち下がりクロックFCLKを出力する。
【００２６】
クロック分周器220は、第1パルス信号DELAY IN及び第2パルス信号REFを出力し、第1パルス信号DELAY INは、立ち上がりクロックRCLKに応答して、4個の外部クロックCLKごとに出力され、外部クロックCLKの二つの周期に相当するパルス幅を有し、また、第2パルス信号REFは、第1パルス信号DELAY INの反転信号であることが望ましい。
【００２７】
第1位相比較器230は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第1比較信号PC1 2N<0:1>を出力する。ここで、フィードバック信号FEEDBACKは、遅延モデル310から出力される信号である。
【００２８】
第1シフト制御器240は、第1比較信号PC1 2N<0:1>に応答して、シフト方向を決定する第１シフトライト信号SR1を出力し、第1シフトレジスタ250は、第1シフト制御器240から出力された第１シフトライト信号SR1に応答して、シフトライト動作のみを行う。
【００２９】
第1遅延ライン部260は、立ち下がりクロックFCLK、立ち上がりクロックRCLK及び第1パルス信号DELAY INの遅延時間をそれぞれ制御するための第1、第２、第3遅延ライン261、262、263からなり、第1、第２、第3遅延ライン261、262、263は、それぞれ遅延された立ち下がりクロックFCLK DLY、遅延された立ち上がりクロックRCLK DLY及び遅延されたフィードバック信号FEEDBACK DLY1を出力する。また、第1遅延ライン部260内に含まれている各遅延ライン261、262、263は、後述する第２単位遅延より長い第１単位遅延を有する単位遅延回路を含んで構成されている。
【００３０】
第2位相比較器270は、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第2比較信号PC2 2N<0:3>を出力する。
【００３１】
第2シフト制御器280は、第2比較信号PC2 2N<0:3>に応答して、シフト方向を決定するための第２シフトライト信号SR2及びシフトレフト信号SL2を出力する。
【００３２】
第2シフトレジスタ290は、第2シフト制御器280から出力される第２シフトライト信号SR2及びシフトレフト信号SL2に応答して、それぞれシフトライト動作及びシフトレフト動作を行う。
【００３３】
第2遅延ライン部300は、第２の遅延された信号FCLK DLY、RCLK DLY、FEEDBACK DLY1の各遅延時間を制御するための第４、第５、第６遅延ライン301、302、303を含んで構成されている。第４、第５、第６遅延ライン301、302、303は、それぞれ立ち下がり遅延固定ループ信号FCLK DLL、立ち上がり遅延固定ループ信号RCLK DLL、第2の遅延されたフィードバック信号FEEDBACK DLY2を出力する。第2遅延ライン部300に含まれている遅延ライン301、302、303のそれぞれは、短い単位遅延を有する単位遅延回路により構成される。
【００３４】
遅延モデル310は、第2の遅延されたフィードバック信号FEEDBACK DLY2に応じて外部クロックCLKと内部クロックとの間のスキューを補償し、遅延モデル310の出力は、第1、第2位相比較器230、270にフィードバックされる。
【００３５】
遅延固定ループ信号駆動器320は、立ち下がり遅延固定ループ信号FCLK DLLと立ち上がり遅延固定ループ信号RCLK DLLとをバッファに貯え、内部クロックとして貯えられた遅延固定ループ信号を出力する。
【００３６】
図3は、図2に示した第1位相比較器230と第1シフト制御器240とを示す図面であり、図4は、第1位相比較器230と第1シフト制御器240における動作を示すタイミングチャートである。図３において、第1位相比較器230は、フィードバック信号FEEDBACKを遅延させ、第１の遅延されたフィードバック信号F DLY1を出力する第１単位遅延回路331と、第2パルス信号REFとフィードバック信号FEEDBACKの位相を比較して、第１比較信号PC1 2N<0>を出力する第1比較器332と、第2パルス信号REFと遅延されたフィードバック信号F DLY1の位相を比較して、第２比較信号PC1 2N<2>を出力する第2比較器333と、第2パルス信号REF、フィードバック信号FEEDBACK、制御信号2N CMP ENDとリセット信号DLL RESETを論理演算して第１比較制御信号CMP PULSE1を出力する第１比較制御部334を含んで構成されている。
【００３７】
また、第１比較制御部334は、制御信号2NCMP ENDとリセット信号DLL RESETとを否定論理和で演算するための第１NORゲートNOR301と、第2パルス信号REF、フィードバック信号FEEDBACK及び第１NORゲートNOR301の出力を否定論理積で演算するための第１NANDゲートND301と、第１NANDゲートND301の出力を反転及び遅延させるための複数のインバータINV301、INV302、INV303を含んで構成されている第１反転遅延部と、第１反転遅延部の出力と第１NANDゲートND301の出力とを否定論理和で演算して第１比較制御信号CMP PULSE1を出力する第２NORゲートNOR302を含んで構成されている。
【００３８】
第1シフト制御器240は、第１比較信号PC1 2N<0>及び第２比較信号PC1 2N<2>を否定論理積で演算するための第２NANDゲートND302と、第２NANDゲートND302の出力を反転して制御信号2N CMP ENDを出力するための第１インバータINV304と、第１インバータINV304の出力と第１比較制御信号CMP PULSE1とを否定論理積で演算するための第３NANDゲートND303と、第３NANDゲートND303の出力を反転して第１シフトライト信号SR1を出力するための第２インバータINV305を含んで構成されている。
【００３９】
フィードバック信号FEEDBACK及び第１の遅延されたフィードバック信号F DLY1が共に第2パルス信号REFより進んでいる場合、第1シフト制御器240は、第１シフトライト信号SR1を出力する。また、フィードバック信号FEEDBACKが第2パルス信号REFより進んでおり、第１の遅延されたフィードバック信号F DLY1が第2パルス信号REFより遅い場合、ロックインされることとなる。
【００４０】
図5は、図2に示した第2位相比較器270と第2シフト制御器280とを示す図であり、図6は、第2位相比較器270と第2シフト制御器280の動作を示すタイミングチャートである。図5に示したように、第2位相比較器270は、フィードバック信号FEEDBACKを遅延させ、第２の遅延されたフィードバック信号F DLY2を出力するための第２単位遅延回路501と、第2パルス信号REFとフィードバック信号FEEDBACKとの位相を比較して、第３比較信号PC2 2N<0>及び第４比較信号PC2 2N<1>を出力するための第３比較器502と、第2パルス信号REFと第２の遅延されたフィードバック信号F DLY2との位相を比較して、第５比較信号PC2 2N<2>及び第６比較信号PC2 2N<3>を出力するための第４比較器503と、第2パルス信号REF、フィードバック信号FEEDBACK及び制御信号2N CMP ENDの反転信号を論理演算して第２比較制御信号CMP PULSE2を出力するための第２比較制御部504を含んで構成されている。
【００４１】
また、第２比較制御部504は、制御信号を反転させる第３インバータINV501と、第2パルス信号REF、フィードバック信号FEEDBACK及び第３インバータの出力を否定論理積で演算するための第４NANDゲートND501と、第４NANDゲートND501の出力を反転及び遅延させるための複数のインバータINV502、INV503、INV504を含んで構成されている第２反転遅延部と、第２反転遅延部の出力と第４NANDゲートND501の出力とを否定論理和で演算して第２比較制御信号CMP PULSE2を出力するための第３NORゲートNOR501とを含んで構成されている。
【００４２】
第2シフト制御器280は、第３比較信号PC22N<0>及び第５比較信号PC2 2N<2>を否定論理積で演算するための第５NANDゲートND502と、第５NANDゲートND502の出力を反転するための第４インバータINV505と、第４インバータINV505の出力及び第２比較制御信号CMP PULSE2を否定論理積で演算するための第６NANDゲートND503と、第６NANDゲートND503の出力を反転して第２シフトライト信号SR2を出力する第５インバータINV506と、第４比較信号PC2 2N<1>と第６比較信号PC2 2N<3>とを否定論理積で演算するための第７NANDゲートND504と、第７NANDゲートND504の出力を反転させるための第６インバータINV507と、第６インバータINV507の出力及び第２比較制御信号CMP PULSE2を否定論理積で演算するための第８NANDゲートND505と、第８NANDゲートND505の出力を反転してシフトレフト信号SL2を出力するための第７インバータINV508とを含んで構成されている。
【００４３】
ここで、第2パルス信号REFとフィードバック信号FEEDBACKが同時にハイレベルである場合、第２比較制御部504は、第２比較制御信号CMP PULSE2を出力し、第２比較信号PC2 2N<0:3>に応答して、第２シフトライト信号SR2及びシフトレフト信号SL2を出力する。制御信号2N CMP ENDは、このような動作のスタートを知らせる信号である。
【００４４】
また、内部クロックが2nsecの遅延を有している場合、制御信号2N CMP ENDは、ローレベルとなり、第1遅延ライン部260を介してスキューに対する補償が行われた後、第2遅延ライン部300を介してスキューを補償できるように用いられる。
【００４５】
本発明の技術は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であることを理解されるべきである。
【００４６】
【発明の効果】
前述のように、本発明の遅延固定ループによれば、外部クロックの二倍のパルス幅を有するパルス信号を利用して、高周波でロックイン動作を行うことができる。また、長い遅延を有する第1遅延ライン部と、短い遅延を有する第2遅延ライン部を利用して、ロックイン時間を低減することができる。
【図面の簡単な説明】
【図１】 従来の遅延固定ループを示すブロック図である。
【図２】 本発明の実施の形態に係る遅延固定ループを示すブロック図である。
【図３】 図2に示した第1位相比較器と第1シフト制御器を詳細に示す回路図である。
【図４】 図3に示した第1位相比較器と第1シフト制御器の動作を示すタイミングチャートである。
【図５】 図2に示した第2位相比較器と第2シフト制御器を詳細に示す回路図である。
【図６】 図5に示した第2位相比較器と第2シフト制御器の動作を示すタイミングチャートである。
【符号の説明】
210 クロックバッファ
220 クロック分周器
230 第1位相比較器
240 第1シフト制御器
250 第1シフトレジスタ
260 第1遅延ライン部
270 第2位相比較器
280 第2シフト制御器
290 第2シフトレジスタ
300 第2遅延ライン部
310 遅延モデル
320 遅延固定ループ信号駆動器
331 第１単位遅延回路
332 第１比較器
333 第２比較器
334 第１比較制御部
501 第２単位遅延回路
502 第３比較器
503 第４比較器
504 第２比較制御部
Claims (9)
- 第1比較信号に応答して、第1シフトライト信号を出力する第1シフト制御器と、
前記第1シフトライト信号に応答して、シフトライト動作のみを行う第1シフトレジスタと、
それぞれ、第1単位遅延を有する複数の遅延ラインからなり、前記第1シフトレジスタの出力に応答して、内部信号の遅延時間を制御するための第1遅延ライン部と、
第2比較信号に応答して、第2シフトライト信号及びシフトレフト信号を出力する第2シフト制御器と、
前記第2シフトライト信号及び前記シフトレフト信号に応答して、それぞれシフトライト動作及びシフトレフト動作を行う第2シフトレジスタと、
それぞれ前記第1単位遅延より短い第2単位遅延を有する複数の遅延ラインからなり、前記第２シフトレジスタの出力に応答して、前記第1遅延ライン部の出力信号の遅延時間を制御する第2遅延ライン部と
を備えることを特徴とする遅延固定ループ。 - 外部クロックに応答して、立ち上がりクロック及び立ち下がりクロックを出力するクロックバッファと、
前記立ち上がりクロックに応答して、第1パルス信号及び第2パルス信号を出力するクロック分周器と、
前記第2パルス信号とフィードバック信号の位相を比較して、前記第1比較信号を出力する第1位相比較器と、
前記第2パルス信号と前記フィードバック信号の位相を比較して、前記第2比較信号を出力する第2位相比較器と、
前記第2遅延ライン部の出力の遅延時間を制御し、前記第1及び第2位相比較器に前記フィードバック信号を出力する遅延モデルと
を備える請求項1に記載の遅延固定ループ。 - 前記立ち上がりクロックに応答して、4個の外部クロックごとに、パルス幅が前記外部クロックの周期の二倍である前記第1パルス信号と、
該第1パルス信号の反転信号である前記第2パルス信号を出力する、前記クロック分周器を備える請求項2に記載の遅延固定ループ。 - 前記第1位相比較器に、
前記フィードバック信号を遅延させ、第１の遅延されたフィードバック信号を出力する第１単位遅延回路と、
前記第2パルス信号と前記フィードバック信号との位相を比較するための第1比較器と、
前記第2パルス信号と前記第１の遅延されたフィードバック信号との位相を比較するための第2比較器と、
前記第2パルス信号、前記フィードバック信号、制御信号及びリセット信号を論理演算して第１比較制御信号を出力する第１比較制御部とを備え、
前記制御信号が、ロックイン動作の開始を示す信号であり、前記第1シフト制御器から出力された後、前記第1位相比較器と前記第2位相比較器とに入力される請求項3に記載の遅延固定ループ。 - 前記第１比較制御部に、
前記制御信号と前記リセット信号とを否定論理和で演算するための第1NORゲートと、
前記第2パルス信号、前記フィードバック信号及び前記第1NORゲートの出力を否定論理積で演算するための第１NANDゲートと、
該第１NANDゲートの出力を反転及び遅延させるための第１反転遅延部と、
該第１反転遅延部の出力及び前記第１NANDゲートの出力を否定論理和で演算するための第2NORゲートと
を備える請求項4に記載の遅延固定ループ。 - 前記第1シフト制御器に、
前記第1比較器の出力及び前記第2比較器の出力を否定論理積で演算するための第2NANDゲートと、
該第2NANDゲートの出力を反転させ、前記制御信号を出力する第1インバータと、
該第1インバータの出力及び、前記第１比較制御信号を否定論理積で演算するための第3NANDゲートと、
該第3NANDゲートの出力を反転させ、前記第1シフトライト信号を出力する第2インバータと
を備える請求項４又は５に記載の遅延固定ループ。 - 前記第2位相比較器に、
前記フィードバック信号を遅延させ、第２の遅延されたフィードバック信号を出力する第２単位遅延回路と、
前記第2パルス信号及び前記フィードバック信号の位相を比較して、第３及び第４比較信号を出力する第３比較器と、
前記第2パルス信号及び前記第２の遅延されたフィードバック信号の位相を比較して、第５及び第６比較信号を出力する第４比較器と、
前記第2パルス信号、前記フィードバック信号及び前記制御信号を論理演算して第２比較制御信号を出力する第２比較制御部とを備える請求項4に記載の遅延固定ループ。 - 前記第２比較制御部に、
前記第2パルス信号、前記フィードバック信号及び前記制御信号の反転信号を否定論理積で演算するための第４NANDゲートと、
該第４NANDゲートの出力を反転及び遅延させる第２反転遅延部と、
該第２反転遅延部の出力及び前記第４NANDゲートの出力を否定論理和で演算するための第３NORゲートと
を備える請求項7に記載の遅延固定ループ。 - 前記第2シフト制御器に、
前記第３比較信号及び前記第５比較信号を否定論理積で演算するための第５NANDゲートと、
該第５NANDゲートの出力を反転させる第４インバータと、
該第４インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第６NANDゲートと、
該第６NANDゲートの出力を反転して、前記第2シフトライト信号を出力するための第５インバータと、
前記第４比較信号及び前記第６比較信号を否定論理積で演算するための第７NANDゲートと、
該第７NANDゲートの出力を反転させる第６インバータと、
該第６インバータの出力及び前記第２比較制御信号を否定論理積で演算するための第８NANDゲートと、
該第８NANDゲートの出力を反転して前記シフトレフト信号を出力するための第７インバータと
を備える請求項７又は8に記載の遅延固定ループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-62250 | 1999-12-24 | ||
| KR1019990062250A KR100321755B1 (ko) | 1999-12-24 | 1999-12-24 | 록킹 시간이 빠른 지연고정루프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237693A JP2001237693A (ja) | 2001-08-31 |
| JP4406897B2 true JP4406897B2 (ja) | 2010-02-03 |
Family
ID=19629800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000393454A Expired - Fee Related JP4406897B2 (ja) | 1999-12-24 | 2000-12-25 | 遅延固定ループ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6342796B2 (ja) |
| JP (1) | JP4406897B2 (ja) |
| KR (1) | KR100321755B1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3560780B2 (ja) * | 1997-07-29 | 2004-09-02 | 富士通株式会社 | 可変遅延回路及び半導体集積回路装置 |
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| KR102143109B1 (ko) | 2014-03-04 | 2020-08-10 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
| KR102598913B1 (ko) * | 2018-06-14 | 2023-11-07 | 에스케이하이닉스 주식회사 | 반도체장치 |
| TW202034891A (zh) | 2018-09-25 | 2020-10-01 | 以色列商摩洛卡諾以色列有限公司 | 微乳液及使用方法 |
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-
1999
- 1999-12-24 KR KR1019990062250A patent/KR100321755B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 US US09/742,276 patent/US6342796B2/en not_active Expired - Lifetime
- 2000-12-25 JP JP2000393454A patent/JP4406897B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010005337A1 (en) | 2001-06-28 |
| KR20010064117A (ko) | 2001-07-09 |
| JP2001237693A (ja) | 2001-08-31 |
| US6342796B2 (en) | 2002-01-29 |
| KR100321755B1 (ko) | 2002-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090311 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090930 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091030 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |