JP4434468B2 - Ｓｄｒａｍにおけるスキュー補償のための遅延固定ループ回路 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路に関し、特に、早いロッキング時間(locking time)及びジッタ(jitter)を減少させた遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ素子において高速の動作を得るために、SDRAM(synchronous dynamic random access memory)が開発された。SDRAMは外部クロック信号に同期して動作し、SDR(single data rate) SDRAM、DDR(double data rate) SDRAMなどがある。
【０００３】
一般に、データが外部クロック信号に同期されて出力される時、外部クロック信号及び出力データ間にスキュー(skew)が発生する。SDRAMで、外部クロック信号と出力データ、または外部クロック信号と内部クロック信号との間のスキューを補償するために遅延固定ループ(DLL: delay locked loop)が用いられる。
【０００４】
ディジタル方式の遅延固定ループは、多数の遅延素子を直列に連結して具現される。解像度を高めるためには、単位遅延時間を最小にすべきであるが、単位遅延時間が小さくなるほど全体遅延固定ループを構成するためにはさらに多くの個数の単位遅延素子が必要となる。従って、素子が増大し、電力消費が増加する問題点が生じる。
【０００５】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決するために創作されたものであり、早いロッキング時間を有し、ジッタが小さい遅延固定ループを提供することにその目的がある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、SDRAM(synchronous dynamic random access memory)におけるスキューを補償するための遅延固定ループ回路において、外部クロック信号を前記スキュー分だけ遅延させて遅延クロック信号を生成する遅延クロック生成手段と、前記外部クロック信号及び前記遅延クロック信号に応答して制御信号を生成する制御信号生成手段と、前記制御信号に応答して前記外部クロック信号を第１の遅延単位で遅延させて第1遅延固定ループクロック信号を生成する第1遅延手段と、前記制御信号に応答して前記第1遅延固定ループクロック信号を第２の遅延単位で遅延させて第2遅延固定ループクロック信号を生成する第2遅延手段とを備え、前記第1の遅延単位は前記第2の遅延単位よりも大きいものである。
【０００７】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を実施できるように詳細に説明するため、本発明の最も好ましい実施例を添付した図面を参照して説明する。
【０００８】
図1は、遅延固定ループの原理を説明するためのタイミング図である。ここで、tckは外部クロック信号CLKの周期を表す。
【０００９】
図1において、データが外部クロック信号CLKに同期されて出力される時、外部クロック信号CLKと出力データDoutとの間にスキューtd1が発生する。スキューtd1は外部クロック信号CLKよりスキューtd1ほど先に発生した内部クロック信号DLL＿CLKに同期させてデータを出力することによって補償できる。内部クロック信号DLL＿CLKは、外部クロック信号CLKを所定時間、すなわち(tck−td1)だけ遅延させることによって獲得できる。この内部クロック信号をDLLクロック信号と呼ぶ。よって、データがDLLクロック信号に同期して出力されれば、出力データDou t'は外部クロック信号CLKに同期される。
【００１０】
図2は、本発明に係る遅延固定ループを示す図面である。
【００１１】
図2において、本発明に係る遅延固定ループは、遅延クロック生成部210、信号生成部220、第1遅延部260及び第2遅延部270からなる。
【００１２】
遅延クロック生成部210は、外部クロック信号CLKを外部クロック信号CLKと出力データとの間のスキュー td1だけ遅延させて遅延クロック信号CLK＿Dを生成する。
【００１３】
信号生成部220は、制御部230、電圧制御発振器(VCO: voltage controlled oscillator)240及びミラー電圧制御発振器(mirror VCO)からなる。制御部230は、外部クロック信号CLK及び遅延クロック信号CLK＿Dを受信して制御信号を生成する。制御信号は、制御クロック信号CLK2、遅延制御信号 /CLK＿D2、複製信号 /REPLICA及び複製イネーブル信号REP＿ENを含む。
【００１４】
ここで、制御クロック信号CLK2は、外部クロック信号CLKの第1ライジングエッジから第2ライジングエッジまでハイレベルにイネーブルされる信号であって、制御クロック信号CLK2は、外部クロック信号CLKの２倍の周期を有する。遅延制御信号 /CLK＿D2は、遅延クロック信号CLK＿Dの第1ライジングエッジから第2ライジングエッジまでローレベルにイネーブルされる信号であって、遅延制御信号 /CLK＿D2は、遅延クロック信号CLK＿Dの２倍の周期を有する。
【００１５】
複製イネーブル信号REP＿ENは、ミラー電圧制御発振器250を活性化させることに用いられ、複製信号 /REPLICAは、複製発振信号R＿OSCをトグルさせることに用いられる信号である。
【００１６】
電圧制御発振器240は、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2に応答して発振動作を行うことによって測定発振信号M＿OSCを生成し、測定発振信号M＿OSCは、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2がイネーブル状態である間トグルされる。
【００１７】
ミラー電圧制御発振器250は、複製信号 /REPLICA及び複製イネーブル信号REP＿ENに応答して発振動作を行うことによって、複製発振信号R＿OSCを生成し、複製発振信号R＿OSCは、複製信号 /REPLICA及び複製イネーブル信号REP＿ENがイネーブル状態である間トグルされる。
【００１８】
第1遅延部260は、第１の単位遅延を有しており、制御信号に応答して外部クロック信号を大まかに遅延させて第1DLLクロック信号DLL＿CLK1を生成し、第1遅延測定部261と第1遅延複製部262とからなる。
【００１９】
第2遅延部270は、第1遅延部の第1の単位遅延よりも小さい第2の単位遅延を有しており、制御信号に応答して第1遅延部260から出力される第1DLLクロック信号DLL＿CLK1を微細に遅延させて第2DLLクロック信号DLL＿CLK2を生成し、第2遅延測定部271と第2遅延複製部272とからなる。
【００２０】
図3は、図2に示した第1遅延部260を示す回路図である。
【００２１】
図3において、第1遅延測定部261は、測定発振信号M＿OSCに応答して遅延制御信号 /CLK＿D2のローレベルを測定ノードN31から測定ノードN35にシフトさせる。その後、レジスタ331ないし335は、制御クロック信号CLK2がハイレバルである間、測定ノードN31ないしN35のシフトされたローレベルを貯蔵する。また、レジスタ331ないし335に貯蔵されているシフトされたローレベルは、制御クロック信号CLK2及びシフト制御信号SHIFTに応答して第1遅延複製部262に出力される。
【００２２】
第1遅延測定部261は、測定発振信号M＿OSCに応答して遅延制御信号 /CLK＿D2のローレベルの測定ノードN31ないしN35への伝達を制御する第1伝達制御部311ないし315と、遅延制御信号 /CLK＿D2とそれぞれの測定ノードN31ないしN35のレベルを組合せて第1伝達制御部312ないし315に伝達する第2伝達制御部321ないし324と、遅延制御信号 /CLK＿D2とシフト制御信号SHIFTに応答して各測定ノードN31ないしN35のレベルを貯蔵するレジスタ331ないし335と、遅延制御信号 /CLK＿D2とシフト制御信号SHIFTに応答して遅延制御信号 /CLK＿D2のレベルを貯蔵するバイパスレジスタ330からなる。
【００２３】
第1遅延複製部262は、バイパスレジスタ330の正/負出力信号及び第1レジスタ331の負出力信号に応答してイネーブルされバイパス信号BYPASSを生成するバイパス信号生成部340と、レジスタ331ないし335の正/負出力信号に応答して複製する遅延の程度を決定するためのロッキング信号I1ないしI5を生成する遅延決定部350と、ロッキング信号I1ないしI5、複製信号 /REPLICA及び複製発振信号R＿OSCに応答して所定電圧レベルを複製ノードR31ないしR35に伝達する第3伝達制御部371ないし375と、各第3伝達制御部371ないし375の出力信号を次の伝達制御部に伝達することを制御する第4伝達制御部361ないし365と、複製信号 /REPLICA及び複製発振信号R＿OSCに応答して第1DLLクロック信号DLL＿CLK1を出力する第1DLLクロック信号出力部380からなる。
【００２４】
図4は、図3に示したレジスタを示す回路図である。
【００２５】
図4において、図３の各レジスタ331ないし335は、制御クロック信号CLK2に応答して各測定ノードの電圧レベルINを伝達する第1伝達ゲートTG41、第1伝達ゲートTG41の出力信号を貯蔵する第1ラッチ430、シフト制御信号SHIFTに応答して第1ラッチ430の出力信号を伝達する第2伝達ゲートTG42、及び第2伝達ゲートTG42の出力信号を正出力信号OUT及び負出力信号 /OUTに出力する第2ラッチ450からなる。
【００２６】
図5は、図2に示した第2遅延部270を示す回路図である。
【００２７】
図5において、第2遅延部270は、正/負フラグ信号FLAG、/FLAG、制御クロック信号CLK2、シフト制御信号SHIFT及び測定発振信号M＿OSCに応答して微細遅延する時間を測定する第2遅延測定部271と、第2遅延測定部271の出力信号に応答して第1DLLクロック信号DLL＿CLK1を遅延させて第2DLLクロック信号DLL＿CLK2を生成する第2遅延複製部272からなる。
【００２８】
第2遅延測定部271は、測定発振信号M＿OSCを微細遅延させて遅延された測定発振信号A1、B1、C1、D1を生成する第2の単位遅延時間を有する多数の単位遅延素子531ないし534と、正/負フラグ信号FLAG、/FLAG、制御クロック信号CLK2及びシフト制御信号SHIFTに応答して遅延された測定発振信号A1、B1、C1、D1を貯蔵する多数のフラグレジスタ511ないし514と、フラグレジスタ511ないし514の出力信号を論理演算して遅延ノード信号M＿IN2、A2、B2、C3を生成する遅延測定出力部520からなる。
【００２９】
第2遅延複製部272は、各遅延ノード信号及び第1DLLクロック信号DLL＿CLK1の論理演算を介して第2DLLクロック信号DLL＿CLK2を出力する。
【００３０】
図6は、図5に示したフラグレジスタを示す回路図である。
【００３１】
図6において、図５の各フラグレジスタ511ないし514は、制御クロック信号CLK2に応答して各遅延された測定発振信号INの反転信号を伝達する第1伝達ゲートTG61、第1伝達ゲートTG61の出力信号を貯蔵する第1ラッチ620、シフト制御信号SHIFTに応答して第1ラッチ620の出力信号を伝達する第2伝達ゲートTG62、第2伝達ゲートTG62の出力信号を貯蔵する第2ラッチ650、正フラグ信号FLAG、負フラグ信号 /FLAG、/FLAGに応答して第2伝達ゲートTG62の出力信号を出力する第3伝達ゲートTG63、及び正/負フラグ信号FLAG、/FLAGに応答して第2ラッチ650の出力信号を出力する第4伝達ゲートTG64からなる。
【００３２】
すなわち、フラグレジスタは、負フラグ信号 /FLAGが活性化されれば、遅延された測定発振信号と同じ信号を出力し、正フラグ信号FLAGが活性化されれば、遅延された測定発振信号の反転信号を出力する。
【００３３】
以下、図7ないし図12を参照して、本発明にかかる遅延固定ループの動作を説明する。
【００３４】
まず、図7において、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2が各々ハイレベル及びローレベルである間、バイパスレジスタ330（図３）は、遅延制御信号 /CLK＿D2のローレベルを貯蔵し、遅延制御信号 /CLK＿D2のローレベルは測定発振信号M＿OSCに応答して測定ノードN31ないしN35に順にシフトされ、シフトされたローレベルは各レジスタ331ないし335（図３）に貯蔵される。
【００３５】
制御クロック信号CLK2がハイレベルである間に、ローレベルが測定ノードN35までシフトされたと仮定すれば、レジスタ331からレジスタ335はシフトされたローレベルを貯蔵する。したがって、ロッキング信号I5のみがハイレベルとなり、残りのロッキング信号I1ないしI4はローレベルとなる。したがって、負フラグ信号 /FLAGもローレベルとなる。
【００３６】
図8において、複製信号 /REPLICAがローレベルに活性化されれば、複製発振信号R＿OSCは、トグルして、ローレベルが複製ノードR35から複製ノードR31（図３）に順に伝達する。
【００３７】
負フラグ信号 /FLAGがローレベルであるので、複製ノードR30はハイレベルとなって、複製ノードR31の信号により複製発振信号R＿OSCの５番目のレベル遷移以後に第1DLLクロック信号DLL＿CLK1がハイに活性化される。
【００３８】
図9及び図10は、図8において、第1遅延部260（図３）が測定発振信号M＿OSCの５番目のレベル遷移を認識した場合、負フラグ信号 /FLAGがローレベルに活性化されて、フラグレジスタ511ないし514が、遅延された測定発振信号と同じ信号を出力することを示す。この場合、制御クロック信号CLK2が５番目の遷移のハイレベルが伝達される直前にディセーブルされるため、ノードM＿IN2のみがハイレベルとなり、残りのノードはローとなる。すなわち、ノードM＿IN2においてロッキングが起きる。図10には、/FLAG、FLAG、CLK2、SHIFTの各信号ラインが省略されている。
【００３９】
図11は、第1遅延測定部260（図３）において、５番目（#5）のレベル遷移を認識できなかった場合、正フラグ信号FLAGがローに活性化されてフラグレジスタは、遅延された測定発振信号の反転信号を出力することを示す。したがって、H2ノードのみハイレベルとなり、残りのノードはローレベルとなる。すなわち、H2ノードでロッキングが起きる。図11には、/FLAG、FLAG、CLK2、SHIFTの各信号ラインが省略されている。
【００４０】
図12は、本発明にかかる遅延固定ループの全体のタイミングを示すタイミング図面である。図12、第1遅延部260が測定発振信号M＿OSCの５番目(#5)のレベル遷移を認識するか否かによって、４番目(#4)または５番目(#5)のレベル遷移で第1DLLクロック信号DLL＿CLK1を出力する。しかし、第2遅延部270のロッキング位置が正/負フラグ信号FLAG、/FLAGによって変ることによって最終的なDLLクロック信号DLL＿CLK2は、外部クロック信号CLKよりtd1だけ先に発生することとなる。
【００４１】
本発明の技術思想は、上記の好ましい実施の形態によって具体的に説明されたが、上記の実施の形態はその説明のためのものであって、制限するためのものではないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内において種々の実施の形態が可能であることが理解されるべきである。
【００４２】
【発明の効果】
本発明によって、単位遅延が他の二つの遅延部を利用して、早いロッキング時間を実現し、且つジッタが減少されたDLLクロック信号を生成できる。
【図面の簡単な説明】
【図１】 遅延固定ループの原理を説明するためのタイミング図である。
【図２】 本発明にかかる遅延固定ループを示すブロック図である。
【図３】 図2に示した第1遅延部を示す回路図である。
【図４】 図3に示したレジスタを示す回路図である。
【図５】 図2に示した第2遅延部を示す回路図である。
【図６】 図5に示したフラグレジスタを示す回路図である。
【図７】 図3に示した第1制御部のタイミング図である。
【図８】 図3に示した第1制御部のタイミング図である。
【図９】 図5に示した第2遅延部のタイミング図である。
【図１０】 信号レベルを付記した図5に示した第2遅延部の回路図である。
【図１１】 信号レベルを付記した図5に示した第2遅延部の回路図である。
【図１２】 本発明にかかる遅延固定ループ全体のタイミング図である。
【符号の説明】
210 遅延クロック生成部
220 信号生成部
230 制御部
240 電圧制御発振器
250 ミラー電圧制御発振器
260 第1遅延部
270 第2遅延部
【発明が属する技術分野】
本発明は、半導体集積回路に関し、特に、早いロッキング時間(locking time)及びジッタ(jitter)を減少させた遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ素子において高速の動作を得るために、SDRAM(synchronous dynamic random access memory)が開発された。SDRAMは外部クロック信号に同期して動作し、SDR(single data rate) SDRAM、DDR(double data rate) SDRAMなどがある。
【０００３】
一般に、データが外部クロック信号に同期されて出力される時、外部クロック信号及び出力データ間にスキュー(skew)が発生する。SDRAMで、外部クロック信号と出力データ、または外部クロック信号と内部クロック信号との間のスキューを補償するために遅延固定ループ(DLL: delay locked loop)が用いられる。
【０００４】
ディジタル方式の遅延固定ループは、多数の遅延素子を直列に連結して具現される。解像度を高めるためには、単位遅延時間を最小にすべきであるが、単位遅延時間が小さくなるほど全体遅延固定ループを構成するためにはさらに多くの個数の単位遅延素子が必要となる。従って、素子が増大し、電力消費が増加する問題点が生じる。
【０００５】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決するために創作されたものであり、早いロッキング時間を有し、ジッタが小さい遅延固定ループを提供することにその目的がある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、SDRAM(synchronous dynamic random access memory)におけるスキューを補償するための遅延固定ループ回路において、外部クロック信号を前記スキュー分だけ遅延させて遅延クロック信号を生成する遅延クロック生成手段と、前記外部クロック信号及び前記遅延クロック信号に応答して制御信号を生成する制御信号生成手段と、前記制御信号に応答して前記外部クロック信号を第１の遅延単位で遅延させて第1遅延固定ループクロック信号を生成する第1遅延手段と、前記制御信号に応答して前記第1遅延固定ループクロック信号を第２の遅延単位で遅延させて第2遅延固定ループクロック信号を生成する第2遅延手段とを備え、前記第1の遅延単位は前記第2の遅延単位よりも大きいものである。
【０００７】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を実施できるように詳細に説明するため、本発明の最も好ましい実施例を添付した図面を参照して説明する。
【０００８】
図1は、遅延固定ループの原理を説明するためのタイミング図である。ここで、tckは外部クロック信号CLKの周期を表す。
【０００９】
図1において、データが外部クロック信号CLKに同期されて出力される時、外部クロック信号CLKと出力データDoutとの間にスキューtd1が発生する。スキューtd1は外部クロック信号CLKよりスキューtd1ほど先に発生した内部クロック信号DLL＿CLKに同期させてデータを出力することによって補償できる。内部クロック信号DLL＿CLKは、外部クロック信号CLKを所定時間、すなわち(tck−td1)だけ遅延させることによって獲得できる。この内部クロック信号をDLLクロック信号と呼ぶ。よって、データがDLLクロック信号に同期して出力されれば、出力データDou t'は外部クロック信号CLKに同期される。
【００１０】
図2は、本発明に係る遅延固定ループを示す図面である。
【００１１】
図2において、本発明に係る遅延固定ループは、遅延クロック生成部210、信号生成部220、第1遅延部260及び第2遅延部270からなる。
【００１２】
遅延クロック生成部210は、外部クロック信号CLKを外部クロック信号CLKと出力データとの間のスキュー td1だけ遅延させて遅延クロック信号CLK＿Dを生成する。
【００１３】
信号生成部220は、制御部230、電圧制御発振器(VCO: voltage controlled oscillator)240及びミラー電圧制御発振器(mirror VCO)からなる。制御部230は、外部クロック信号CLK及び遅延クロック信号CLK＿Dを受信して制御信号を生成する。制御信号は、制御クロック信号CLK2、遅延制御信号 /CLK＿D2、複製信号 /REPLICA及び複製イネーブル信号REP＿ENを含む。
【００１４】
ここで、制御クロック信号CLK2は、外部クロック信号CLKの第1ライジングエッジから第2ライジングエッジまでハイレベルにイネーブルされる信号であって、制御クロック信号CLK2は、外部クロック信号CLKの２倍の周期を有する。遅延制御信号 /CLK＿D2は、遅延クロック信号CLK＿Dの第1ライジングエッジから第2ライジングエッジまでローレベルにイネーブルされる信号であって、遅延制御信号 /CLK＿D2は、遅延クロック信号CLK＿Dの２倍の周期を有する。
【００１５】
複製イネーブル信号REP＿ENは、ミラー電圧制御発振器250を活性化させることに用いられ、複製信号 /REPLICAは、複製発振信号R＿OSCをトグルさせることに用いられる信号である。
【００１６】
電圧制御発振器240は、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2に応答して発振動作を行うことによって測定発振信号M＿OSCを生成し、測定発振信号M＿OSCは、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2がイネーブル状態である間トグルされる。
【００１７】
ミラー電圧制御発振器250は、複製信号 /REPLICA及び複製イネーブル信号REP＿ENに応答して発振動作を行うことによって、複製発振信号R＿OSCを生成し、複製発振信号R＿OSCは、複製信号 /REPLICA及び複製イネーブル信号REP＿ENがイネーブル状態である間トグルされる。
【００１８】
第1遅延部260は、第１の単位遅延を有しており、制御信号に応答して外部クロック信号を大まかに遅延させて第1DLLクロック信号DLL＿CLK1を生成し、第1遅延測定部261と第1遅延複製部262とからなる。
【００１９】
第2遅延部270は、第1遅延部の第1の単位遅延よりも小さい第2の単位遅延を有しており、制御信号に応答して第1遅延部260から出力される第1DLLクロック信号DLL＿CLK1を微細に遅延させて第2DLLクロック信号DLL＿CLK2を生成し、第2遅延測定部271と第2遅延複製部272とからなる。
【００２０】
図3は、図2に示した第1遅延部260を示す回路図である。
【００２１】
図3において、第1遅延測定部261は、測定発振信号M＿OSCに応答して遅延制御信号 /CLK＿D2のローレベルを測定ノードN31から測定ノードN35にシフトさせる。その後、レジスタ331ないし335は、制御クロック信号CLK2がハイレバルである間、測定ノードN31ないしN35のシフトされたローレベルを貯蔵する。また、レジスタ331ないし335に貯蔵されているシフトされたローレベルは、制御クロック信号CLK2及びシフト制御信号SHIFTに応答して第1遅延複製部262に出力される。
【００２２】
第1遅延測定部261は、測定発振信号M＿OSCに応答して遅延制御信号 /CLK＿D2のローレベルの測定ノードN31ないしN35への伝達を制御する第1伝達制御部311ないし315と、遅延制御信号 /CLK＿D2とそれぞれの測定ノードN31ないしN35のレベルを組合せて第1伝達制御部312ないし315に伝達する第2伝達制御部321ないし324と、遅延制御信号 /CLK＿D2とシフト制御信号SHIFTに応答して各測定ノードN31ないしN35のレベルを貯蔵するレジスタ331ないし335と、遅延制御信号 /CLK＿D2とシフト制御信号SHIFTに応答して遅延制御信号 /CLK＿D2のレベルを貯蔵するバイパスレジスタ330からなる。
【００２３】
第1遅延複製部262は、バイパスレジスタ330の正/負出力信号及び第1レジスタ331の負出力信号に応答してイネーブルされバイパス信号BYPASSを生成するバイパス信号生成部340と、レジスタ331ないし335の正/負出力信号に応答して複製する遅延の程度を決定するためのロッキング信号I1ないしI5を生成する遅延決定部350と、ロッキング信号I1ないしI5、複製信号 /REPLICA及び複製発振信号R＿OSCに応答して所定電圧レベルを複製ノードR31ないしR35に伝達する第3伝達制御部371ないし375と、各第3伝達制御部371ないし375の出力信号を次の伝達制御部に伝達することを制御する第4伝達制御部361ないし365と、複製信号 /REPLICA及び複製発振信号R＿OSCに応答して第1DLLクロック信号DLL＿CLK1を出力する第1DLLクロック信号出力部380からなる。
【００２４】
図4は、図3に示したレジスタを示す回路図である。
【００２５】
図4において、図３の各レジスタ331ないし335は、制御クロック信号CLK2に応答して各測定ノードの電圧レベルINを伝達する第1伝達ゲートTG41、第1伝達ゲートTG41の出力信号を貯蔵する第1ラッチ430、シフト制御信号SHIFTに応答して第1ラッチ430の出力信号を伝達する第2伝達ゲートTG42、及び第2伝達ゲートTG42の出力信号を正出力信号OUT及び負出力信号 /OUTに出力する第2ラッチ450からなる。
【００２６】
図5は、図2に示した第2遅延部270を示す回路図である。
【００２７】
図5において、第2遅延部270は、正/負フラグ信号FLAG、/FLAG、制御クロック信号CLK2、シフト制御信号SHIFT及び測定発振信号M＿OSCに応答して微細遅延する時間を測定する第2遅延測定部271と、第2遅延測定部271の出力信号に応答して第1DLLクロック信号DLL＿CLK1を遅延させて第2DLLクロック信号DLL＿CLK2を生成する第2遅延複製部272からなる。
【００２８】
第2遅延測定部271は、測定発振信号M＿OSCを微細遅延させて遅延された測定発振信号A1、B1、C1、D1を生成する第2の単位遅延時間を有する多数の単位遅延素子531ないし534と、正/負フラグ信号FLAG、/FLAG、制御クロック信号CLK2及びシフト制御信号SHIFTに応答して遅延された測定発振信号A1、B1、C1、D1を貯蔵する多数のフラグレジスタ511ないし514と、フラグレジスタ511ないし514の出力信号を論理演算して遅延ノード信号M＿IN2、A2、B2、C3を生成する遅延測定出力部520からなる。
【００２９】
第2遅延複製部272は、各遅延ノード信号及び第1DLLクロック信号DLL＿CLK1の論理演算を介して第2DLLクロック信号DLL＿CLK2を出力する。
【００３０】
図6は、図5に示したフラグレジスタを示す回路図である。
【００３１】
図6において、図５の各フラグレジスタ511ないし514は、制御クロック信号CLK2に応答して各遅延された測定発振信号INの反転信号を伝達する第1伝達ゲートTG61、第1伝達ゲートTG61の出力信号を貯蔵する第1ラッチ620、シフト制御信号SHIFTに応答して第1ラッチ620の出力信号を伝達する第2伝達ゲートTG62、第2伝達ゲートTG62の出力信号を貯蔵する第2ラッチ650、正フラグ信号FLAG、負フラグ信号 /FLAG、/FLAGに応答して第2伝達ゲートTG62の出力信号を出力する第3伝達ゲートTG63、及び正/負フラグ信号FLAG、/FLAGに応答して第2ラッチ650の出力信号を出力する第4伝達ゲートTG64からなる。
【００３２】
すなわち、フラグレジスタは、負フラグ信号 /FLAGが活性化されれば、遅延された測定発振信号と同じ信号を出力し、正フラグ信号FLAGが活性化されれば、遅延された測定発振信号の反転信号を出力する。
【００３３】
以下、図7ないし図12を参照して、本発明にかかる遅延固定ループの動作を説明する。
【００３４】
まず、図7において、制御クロック信号CLK2及び遅延制御信号 /CLK＿D2が各々ハイレベル及びローレベルである間、バイパスレジスタ330（図３）は、遅延制御信号 /CLK＿D2のローレベルを貯蔵し、遅延制御信号 /CLK＿D2のローレベルは測定発振信号M＿OSCに応答して測定ノードN31ないしN35に順にシフトされ、シフトされたローレベルは各レジスタ331ないし335（図３）に貯蔵される。
【００３５】
制御クロック信号CLK2がハイレベルである間に、ローレベルが測定ノードN35までシフトされたと仮定すれば、レジスタ331からレジスタ335はシフトされたローレベルを貯蔵する。したがって、ロッキング信号I5のみがハイレベルとなり、残りのロッキング信号I1ないしI4はローレベルとなる。したがって、負フラグ信号 /FLAGもローレベルとなる。
【００３６】
図8において、複製信号 /REPLICAがローレベルに活性化されれば、複製発振信号R＿OSCは、トグルして、ローレベルが複製ノードR35から複製ノードR31（図３）に順に伝達する。
【００３７】
負フラグ信号 /FLAGがローレベルであるので、複製ノードR30はハイレベルとなって、複製ノードR31の信号により複製発振信号R＿OSCの５番目のレベル遷移以後に第1DLLクロック信号DLL＿CLK1がハイに活性化される。
【００３８】
図9及び図10は、図8において、第1遅延部260（図３）が測定発振信号M＿OSCの５番目のレベル遷移を認識した場合、負フラグ信号 /FLAGがローレベルに活性化されて、フラグレジスタ511ないし514が、遅延された測定発振信号と同じ信号を出力することを示す。この場合、制御クロック信号CLK2が５番目の遷移のハイレベルが伝達される直前にディセーブルされるため、ノードM＿IN2のみがハイレベルとなり、残りのノードはローとなる。すなわち、ノードM＿IN2においてロッキングが起きる。図10には、/FLAG、FLAG、CLK2、SHIFTの各信号ラインが省略されている。
【００３９】
図11は、第1遅延測定部260（図３）において、５番目（#5）のレベル遷移を認識できなかった場合、正フラグ信号FLAGがローに活性化されてフラグレジスタは、遅延された測定発振信号の反転信号を出力することを示す。したがって、H2ノードのみハイレベルとなり、残りのノードはローレベルとなる。すなわち、H2ノードでロッキングが起きる。図11には、/FLAG、FLAG、CLK2、SHIFTの各信号ラインが省略されている。
【００４０】
図12は、本発明にかかる遅延固定ループの全体のタイミングを示すタイミング図面である。図12、第1遅延部260が測定発振信号M＿OSCの５番目(#5)のレベル遷移を認識するか否かによって、４番目(#4)または５番目(#5)のレベル遷移で第1DLLクロック信号DLL＿CLK1を出力する。しかし、第2遅延部270のロッキング位置が正/負フラグ信号FLAG、/FLAGによって変ることによって最終的なDLLクロック信号DLL＿CLK2は、外部クロック信号CLKよりtd1だけ先に発生することとなる。
【００４１】
本発明の技術思想は、上記の好ましい実施の形態によって具体的に説明されたが、上記の実施の形態はその説明のためのものであって、制限するためのものではないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内において種々の実施の形態が可能であることが理解されるべきである。
【００４２】
【発明の効果】
本発明によって、単位遅延が他の二つの遅延部を利用して、早いロッキング時間を実現し、且つジッタが減少されたDLLクロック信号を生成できる。
【図面の簡単な説明】
【図１】 遅延固定ループの原理を説明するためのタイミング図である。
【図２】 本発明にかかる遅延固定ループを示すブロック図である。
【図３】 図2に示した第1遅延部を示す回路図である。
【図４】 図3に示したレジスタを示す回路図である。
【図５】 図2に示した第2遅延部を示す回路図である。
【図６】 図5に示したフラグレジスタを示す回路図である。
【図７】 図3に示した第1制御部のタイミング図である。
【図８】 図3に示した第1制御部のタイミング図である。
【図９】 図5に示した第2遅延部のタイミング図である。
【図１０】 信号レベルを付記した図5に示した第2遅延部の回路図である。
【図１１】 信号レベルを付記した図5に示した第2遅延部の回路図である。
【図１２】 本発明にかかる遅延固定ループ全体のタイミング図である。
【符号の説明】
210 遅延クロック生成部
220 信号生成部
230 制御部
240 電圧制御発振器
250 ミラー電圧制御発振器
260 第1遅延部
270 第2遅延部
Claims (11)
- SDRAM(synchronous dynamic random access memory)におけるスキューを補償するための遅延固定ループ回路において、
外部クロック信号を前記スキュー分だけ遅延させて遅延クロック信号を生成する遅延クロック生成手段と、
前記外部クロック信号及び前記遅延クロック信号に応答して制御信号を生成する制御信号生成手段と、
前記制御信号に応答して前記外部クロック信号を第1の遅延単位で遅延させて第1遅延固定ループクロック信号を生成する第1遅延手段と、
前記制御信号に応答して前記第1遅延固定ループクロック信号を第2の遅延単位で遅延させて第2遅延固定ループクロック信号を生成する第2遅延手段とを備え、
前記第1の遅延単位は前記第2の遅延単位よりも大きいものであることを特徴とする遅延固定ループ回路。 - 前記制御信号生成手段は、
前記外部クロック信号及び前記遅延クロック信号に応答して、制御クロック信号、遅延制御信号、複製信号及び複製イネーブル信号を含む前記制御信号を生成する制御手段と、
前記制御クロック信号及び前記遅延制御信号に応答して測定発振信号を生成する第1電圧制御発振器と、
前記複製信号及び複製イネーブル信号に応答して複製発振信号を生成する第2電圧制御発振器とを備えていることを特徴とする請求項1に記載の遅延固定ループ回路。 - 前記制御クロック信号は、
前記外部クロック信号の第1ライジングエッジから第2ライジングエッジまでハイレベルにイネーブルされるものであることを特徴とする請求項2に記載の遅延固定ループ回路。 - 前記遅延制御信号は、
前記遅延クロック信号の第1ライジングエッジから第2ライジングエッジまでローレベルにイネーブルされるものであることを特徴とする請求項3に記載の遅延固定ループ回路。 - 前記第1遅延手段は、
前記測定発振信号に応答して前記遅延制御信号のローレベルをシフトすることにより生成されたローレベルを貯蔵する第1遅延測定部と、
前記複製発振信号に応答して前記第1遅延固定ループクロック信号を生成する第1遅延複製部とを備えていることを特徴とする請求項4に記載の遅延固定ループ回路。 - 前記第1遅延測定部は、
前記測定発振信号に応答して前記遅延制御信号のローレベルを測定ノードに伝送する複数の第1伝送制御部と、
前記遅延制御信号と前記測定ノードの電圧レベルの論理演算による信号に応答して前記測定ノードのローレベルを前記第1伝送制御部に伝送する複数の第2伝送制御部と、
前記遅延制御信号及びシフト制御信号に応答して前記測定ノードのローレベルを貯蔵する複数のレジスタとを備えているむことを特徴とする請求項5に記載の遅延固定ループ回路。 - 前記レジスタの各々は、
前記制御クロック信号に応答して各測定ノードの電圧レベルを伝送するための第1伝達ゲートと、
該第1伝達ゲートの出力信号を貯蔵するための第1ラッチと、
前記シフト制御信号に応答して前記第1ラッチの出力信号を伝達するための第2伝達ゲートと、
該第2伝達ゲートの出力信号を貯蔵するための第2ラッチとを備えていることを特徴とする請求項6に記載の遅延固定ループ回路。 - 前記第1遅延複製部は、
バイパスレジスタの出力信号及び前記レジスタの内の第1番目のレジスタの出力信号に応答してバイパス信号を生成するバイパス信号生成部と、
前記レジスタの出力信号に応答して複製する遅延の程度を決定するためのロッキング信号を生成する遅延決定部と、
前記ロッキング信号、前記複製発振信号及び前記複製信号に応答して所定電圧レベルを複製ノードに伝送するための複数の第3伝送制御部と、
該第3伝送制御部の各出力信号を次の伝送制御部に伝送する複数の第4伝送制御部と、
前記複製信号及び前記複製発振信号に応答して前記第1遅延固定ループクロック信号を出力する出力部とを備えていることを特徴とする請求項6に記載の遅延固定ループ回路。 - 前記第2遅延手段は、
遅延する時間を測定する第2遅延測定部と、
測定された時間の間前記第1遅延固定ループクロック信号を遅延して前記第2遅延固定ループクロック信号を生成する第2遅延複製部とを備えていることを特徴とする請求項4に記載の遅延固定ループ回路。 - 前記第2遅延測定部は、
前記測定発振信号を遅延することにより遅延された測定発振信号を生成する複数の単位遅延素子と、
前記制御クロック信号、フラグ信号及びシフト制御信号に応答して前記遅延された測定発振信号を貯蔵するための複数のフラグレジスタとを備え、
前記第1遅延固定ループクロック信号を論理演算するものであることを特徴とする請求項9に記載の遅延固定ループ回路。 - 前記フラグレジスタの各々は、
前記制御クロック信号に応答して前記遅延された測定発振信号の反転信号を伝送する第1伝送ゲートと、
該第1伝送ゲートの出力信号を貯蔵するための第1ラッチと、
前記シフト制御信号に応答して前記第1ラッチの出力信号を伝送するための第2伝送ゲートと、
該第2伝送ゲートの出力信号を貯蔵する第2ラッチと、
前記フラグ信号に応答して前記第2伝送ゲートの出力信号を出力する第3伝送ゲートと、
前記フラグ信号に応答して前記第2ラッチに貯蔵された信号を出力する第4伝送ゲートとを備えていることを特徴とする請求項10に記載の遅延固定ループ回路。
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