CN115206368A - 半导体内存装置 - Google Patents

Abstract

本发明提供一种半导体内存装置。半导体内存装置包括温度传感器、多个内存区块以及刷新控制器。温度传感器检测半导体内存装置内部的装置温度，以产生相对应的温度信号。每一个内存区块包括具有多个易失性内存单元的内存单元阵列以及多个字线。刷新控制器监视对于多个字线的存取，对在规定期间内出现规定次数的存取进行检测，并且将对应于刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

Description

半导体内存装置

技术领域

本发明涉及一种电子装置，尤其涉及一种具有需要刷新操作以保持数据的内存单元的半导体内存装置的刷新控制方法以及适用于此方法的半导体内存装置。

背景技术

半导体内存装置的动态随机存取内存(Dynamic Random Access Memory，DRAM)随着制程技术变得越来越精细，行干扰(Row hammer)现象已变得显而易见，因字线的启用/停用而到达产生错误为止的次数，即锤阈值(Hammer threshold)，在20nm制程世代中已经变到10万次以下。如果没有DRAM内的电路对策或者内存系统侧的某些对策的话，则难以维持正常操作。

作为DRAM中的电路对策，例如，捕获被频繁地进行存取的行地址(锤地址)，并以适当的频率对与其相邻的行地址进行追加的刷新操作的行干扰刷新(Row hammer refresh，RHR)被广泛地使用。捕获锤地址的方法大致有两种，一种方法着眼于增加的出现次数(存取次数)，另一种方法着眼于自然上升的出现频率(发生概率)。

然而，为了保持必要的数据保持特性缩短了刷新循环，并且也缩短了有效的刷新周期，可以容易地同时增加行干扰刷新的效果，但是这意味着一次刷新操作中被刷新的数据量(内存单元的数量)和启用的字线的数量进一步增加，也就是说刷新电流(idd5)会显著地增加。

作为减少这种情况的对策，已知在最近的移动DRAM(例如，LPDDR4等)中采用了温度补偿刷新(Temperature Compensated Refresh，TCR)，随着温度降低，显著的单元泄漏因子大幅地减小，因此着重在刷新周期可以延长，并且控制DRAM的控制装置侧将自动刷新命令的发送间隔延长为例如两倍或四倍。由此，在实际使用中减少刷新电流。

然而，在低温下将自动刷新命令分配给行干扰刷新的比率增加了，变得难以平衡行干扰刷新和其他常规刷新(CBR(CAS before RAS)刷新)，并且数据保留的风险增加。

在进入1αnm世代以来，由于锤阈值显著降低，在低温下大多数的刷新操作必须分配给行干扰刷新，在移动DRAM中所采用的温度补偿刷新上，未来将难以同时保持产品的数据保持能力与刷新电流的降低。

发明内容

本发明提供一种半导体内存装置，能够在所有的温度范围内适当地调整CBR刷新及行干扰刷新的执行循环，以获得必要和足够的数据保持能力，并且降低功耗。

半导体内存装置包括温度传感器、多个内存区块以及刷新控制器。温度传感器检测半导体内存装置内部的装置温度，以产生相对应的温度信号。每一个内存区块包括具有多个易失性内存单元的内存单元阵列以及多个字线。刷新控制器监视对于多个字线的存取，对在规定期间内出现规定次数的存取进行检测，并且将对应于刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

在本发明的一实施例中，上述的第一刷新操作基于装置温度的信息而稀化并且被启用，上述的第二刷新操作基于对字线的存取量的信息而稀化并且被启用。当第一刷新操作及第二刷新操作在同一个循环中，并且不能在同一循环中执行两个内部刷新时，刷新控制器用以控制在循环中执行一个刷新操作，并且将未执行的刷新操作转移到下一个循环来执行。

基于上述，本发明的半导体内存装置可基于刷新动作信号分别产生用以执行CBR刷新操作的信号(第一刷新信号)以及用以执行行干扰刷新操作的信号(第二刷新信号)。并且，在本发明中，能够以在所有温度范围内都给出了必要且充分的刷新机会为前提，适当地稀化调整CBR刷新(第一刷新)与行干扰刷新(第二刷新)的执行循环。由此，既可以确保数据保存的能力，又可以降低功耗。

附图说明

图1是依照本发明一实施例的一种半导体内存装置的示意图；

图2是依照本发明一实施例的一种内存区块的示意图；

图3是依照本发明一实施例的一种刷新控制器的电路示意图；

图4A至图4C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图；

图5A至图5C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图；

图6是依照本发明一实施例的一种刷新控制器的电路示意图；

图7A至图7C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图；

图8是依照本发明一实施例的一种RHR状态控制电路的电路示意图；

图9是依照本发明一实施例的一种半导体内存装置的示意图；

图10是依照本发明一实施例的一种内存区块的示意图；

图11A是依照本发明一实施例的一种CBR稀化(thinning)电路的示意图；

图11B是依照本发明一实施例的CBR稀化电路的动作波形的范例；

图12A是依照本发明一实施例的一种RHRSLOT产生电路的示意图；

图12B是依照本发明一实施例的RHRSLOT产生电路的动作波形的范例；

图13A是依照本发明一实施例的一种RHR稀化电路的示意图；

图13B是依照本发明一实施例的RHR稀化电路的动作波形的范例；

图14是依照本发明一实施例的一种RHR状态控制电路的示意图；

图15A是依照本发明一实施例的一种RHR稀化电路的示意图；

图15B是依照本发明一实施例的RHR稀化电路的动作波形的范例；

图16A是依照本发明一实施例的一种ACK时钟产生器的示意图；

图16B是依照本发明一实施例的ACK时钟产生器的动作波形的范例。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

以下请参照图1，图1是依照本发明一实施例的一种半导体内存装置100的示意图。半导体内存装置100包括温度传感器110、模式寄存器及OTP区块120、刷新控制器130、内存区块140_1～140_N、以及命令译码器150。其中N为大于1的正整数。在本实施例中，采用以一个刷新控制器130对全部内存区块140_1～140_N的刷新操作进行控制的结构。

温度传感器110例如是具有温度检测功能的任何类型传感组件/电路。温度传感器110用以检测半导体内存装置110内部的装置温度，以产生相对应的温度信号TS。

模式寄存器及OTP(一次性可编程内存，One Time Programmable memory)区块120例如是由多个反熔丝(Anti-Fuse)及被称为模式寄存器的寄存器组所组合而成电路。多个反熔丝存储了有关读取操作规格的丛发长度(BL)、CAS等待时间(CL)，或者有关本发明的第一刷新设定信息TMRS、第二刷新设定信息TMRHR等各种操作设定信息。当芯片启动时，预先写入反熔丝的各种操作设定信息被加载到模式寄存器中，并且存储在每个模式寄存器中的设定信息被提供给芯片中的各个电路。此外，在芯片启动后，通过MRS(Mode Register Set)命令，基于从命令译码器150产生的MRS信号及从地址输入缓冲器161的外部输入的编码信息，可将存储在模式寄存器中的操作设定信息进行再设定。

刷新控制器130从模式寄存器及OTP区块120接收第一刷新设定信息TMRS及第二刷新设定信息TMRHR，从温度传感器110接收温度信号TS，来决定与刷新控制有关的操作规格。并且，可基于刷新动作信号RFIP分别输出第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT。刷新动作信号RFIP是会在外部的命令信号COM指示刷新命令时，从命令译码器150产生的脉冲信号。刷新控制器130可依据第一刷新设定信息TMRS以及温度信号TS调整第一刷新信号CBRSLOT的输出间隔，依据第二刷新设定信息TMRHR以及温度信号TS调整第二刷新信号RHRSLOT的输出间隔。并且，刷新控制器130可依据调整后的第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT产生CBR刷新地址RFA。第一刷新设定信息TMRS例如表示CBR刷新略过率的级别信息，通过与温度信息TS的结合，决定第一刷新信号CBRSLOT的启用率，并且实现刷新周期的温度补偿。第二刷新设定信息TMRHR例如包括关于行干扰刷新的刷新中断率及设定信息。所谓刷新中断率例如是表示中断第二时钟RHRCLK而对应改变第二刷新信号RHRSLOT的逻辑电平的比例。内存区块140_1～140_N耦接刷新控制器130。内存区块140_1～140_N可反应于第一刷新信号CBRSLOT执行第一刷新操作，且可反应于第二刷新信号RHRSLOT执行第二刷新操作。其中，第一刷新操作例如是用于执行CBR(CAS before RAS)刷新的刷新操作，第二刷新操作例如是用于执行行干扰刷新(Row hammer refresh，RHR)的刷新操作。在本实施例中，第一刷新信号CBRSLOT可表示出执行CBR刷新的时段，第二刷新信号RHRSLOT可表示出执行行干扰刷新的时段。

如图1所示，半导体内存装置100还包括地址多路复用器152、列地址计数器及锁存器154、存储库地址控制逻辑156、地址输入缓冲器161、地址译码器162、命令输入缓冲器163、时钟输入缓冲器164、内部时钟产生器165、内部电源电路166、DQ输入/输出缓冲器167、地址端子171、命令端子172、时钟端子173、数据端子174、数据屏蔽端子175、电源供应端子176、电源供应端子177以及GIO及GIO闸控180。

地址端子171是自外部接收地址信号ADD的端子。地址信号ADD可经由地址输入缓冲器161而提供至地址译码器162。在进行译码之后，地址译码器162可依据地址信号ADD将数据地址XADD提供至地址多路复用器152，将列地址YADD提供至列地址计数器及锁存器154，将区块地址BA提供至存储库地址控制逻辑156。

命令端子172是自外部接收命令信号COM的端子。命令信号COM可经由命令输入缓冲器163而提供至命令译码器150。命令译码器150是通过对命令信号COM进行译码来产生各种内部命令的电路。内部命令例如包含作用中信号ACT、预充电信号PREC、读取信号RD、写入信号WT及刷新动作信号RFIP。作用中信号ACT是在命令信号COM指示列存取时启用的脉冲信号(作用中命令)。当启用作用中信号ACT时，启用指定的内存区块地址的行译码器。预充电信号PREC是在命令信号COM指示预充电时启用的脉冲信号。当启用预充电信号PREC时，停用指定的内存区块的行译码器及由此行译码器控制的行地址指定的字线。此外，当命令信号COM指示进入自动刷新的命令时，命令译码器150可启用刷新动作信号RFIP。

地址多路复用器152耦接刷新控制器130、命令译码器150以及地址译码器162。地址多路复用器152接收CBR刷新地址RFA及数据地址XADD，并且依据刷新动作信号RFIP选择CBR刷新地址RFA或数据地址XADD来作为第一行地址XADD1进行输出。举例来说，当刷新动作信号RFIP处于未被启用的状态时，表示此时为一般的读取操作或写入操作，地址多路复用器152就会提供数据地址XADD(外部输入地址)作为第一行地址XADD1。当刷新动作信号RFIP处于被启用的状态时，表示此时为行干扰操作或CBR刷新操作，地址多路复用器152就会提供数据地址XADD(外部输入地址)作为第一行地址XADD1。

列地址计数器及锁存器154依据列地址YADD提供列地址YADD1。存储库地址控制逻辑156依据区块地址BA提供区块选择信号BS_1～BS_N。

时钟端子173是用以输入外部时钟信号CK及CKB的端子。外部时钟信号CK及外部时钟信号CKB是互补信号，且两者被提供至时钟输入缓冲器164。时钟输入缓冲器164基于外部时钟信号CK及CKB并且受控于来自命令输入缓冲器163的时钟致能信号CKE而产生内部时钟信号ICLK，并且将内部时钟信号ICLK提供至命令译码器150及内部时钟产生器165。内部时钟产生器165可依据内部时钟信号ICLK产生控制DQ输入/输出缓冲器167的操作时序的内部时钟信号LCLK。

GIO及GIO闸控180耦接DQ输入/输出缓冲器167，并且通过多个主输入输出线MIO分别与内存区块140_1～140_N连接。GIO及GIO闸控180用以在读取操作时从指定的内存区块中读取数据至DQ输入/输出缓冲器167，在写入操作时从DQ输入/输出缓冲器167将数据写入至指定的内存区块中。

数据端子174是用以传送输入/输出数据DQ的端子。数据屏蔽端子175是用以接收数据屏蔽信号DM的端子。当启用数据屏蔽信号DM时，禁止对应数据的覆写。电源供应端子176是接收电源供应电压VDD及VSS端子，并且将电源供应电压VDD及VSS提供至内部电源电路166。内部电源电路166基于电源供应电压VDD及VSS来产生各种内部电位VPP、VBB、VBLH、VOD、VINT等。

电源供应端子177是用以接收电源供应电压VDDQ及VSSQ的端子，并且将电源供应电压VDDQ及VSSQ提供至输入/输出电路167。电源供应电压VDDQ及VSSQ是分别相同于供应至电源供应端子176的电源供应电压VDD及VSS的电位。然而，专用电源供应电位VDDQ及VSSQ用于输入/输出电路167，使得由输入/输出电路167产生的电源供应噪声不会传播至其他电路区块。

命令译码器150耦接刷新控制器130。在接收到指示刷新命令的命令信号COM时命令译码器150可开始产生刷新动作信号RFIP。命令译码器150也可依据命令信号COM传送模式信号MRS至模式寄存器及OTP区块120。其中，模式寄存器及OTP区块120以及命令译码器150皆可以是在集成电路领域中，本领域技术人员所熟知的逻辑电路来实现。

以下对本实施例中内存区块的详细结构举例进行说明。图2是依照本发明一实施例的一种内存区块140_i的示意图。如图2所示，内存区块140_i包括或门210、与门220、与门230、行干扰地址(Row hammer address，RHA)检测电路240、地址多路复用器250、行译码器及内存区块控制260、列译码器270、LIO闸控及DM控制逻辑272、传感放大器274、字驱动器280以及内存单元阵列(memory cell array)290。在本实施例中，i为正整数，并且1≦i≦N。

或门210的第一输入端耦接第一刷新信号CBRSLOT，或门210的第二输入端耦接第二刷新信号RHRSLOT。与门220的第一输入端接收刷新动作信号RFIP，与门220的第二输入端耦接或门210的输出端，与门220的输出端产生有效刷新信号RFEXE。有效刷新信号RFEXE可指示实际上有执行的自动刷新的刷新操作，其包含了CBR刷新以及行干扰刷新。

与门230的第一输入端耦接刷新动作信号RFIP，与门230的第二输入端耦接第二刷新信号RHRSLOT。与门230的输出端并在当刷新动作信号RFIP以及第二刷新信号RHRSLOT均被致能(高逻辑电平)时产生被致能(高逻辑电平)的行干扰信号RHR。

RHA检测电路240耦接与门230的输出端。RHA检测电路240可反应于作用中信号ACT、预充电信号PREC以及行干扰信号RHR来分析第二行地址XADD2，以产生行干扰刷新地址RHA。具体来说，RHA检测电路240可针对当前的第二行地址XADD2上的内存单元存取动作进行监视，并针对在规定期间内出现大于或等于规定次数的存取进行检测。若第二行地址XADD2出现大于或等于规定次数的存取次数时，计算出与第二行地址XADD2相邻的地址，作为行干扰刷新地址RHA。

需说明的是，可通过对作用中信号ACT发生被致能的次数进行计数而获得对字线的存取次数。行干扰刷新地址RHA是用以进行行干扰刷新的地址。在RHA检测电路240中，行干扰刷新地址RHA的计算方式可以是在集成电路领域中，本领域技术人员所熟知的应用内存电路的架构来实现。

地址多路复用器250的第一输入端接收来自地址多路复用器152的第一行地址XADD1，地址多路复用器250的第二输入端接收行干扰刷新地址RHA，并且依据行干扰信号RHR来选择第一行地址XADD1或行干扰刷新地址RHA作为第二行地址XADD2进行输出。

行译码器及内存区块控制260耦接RHA检测电路240以及地址多路复用器250。行译码器及内存区块控制260可依据作用中信号ACT、预充电信号PREC而被驱动，并且依据有效刷新信号RFEXE来锁存第二行地址XADD2作为区块存取地址BADD进行输出。

请参照图2，当行干扰信号RHR等于低逻辑电平时，表示此时并非行干扰刷新操作，地址多路复用器250就会提供来自图1中地址多路复用器152的第一行地址XADD1作为第二行地址XADD2。当行干扰信号RHR等于高逻辑电平时，表示此时为行干扰刷新操作，地址多路复用器250就会将行干扰刷新地址RHA作为第二行地址XADD2。

如图2所示的电路配置方式，当第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT同时输出时，内存区块140_i可执行第一刷新操作以及第二刷新操作的其中之一，并且在下一个刷新循环执行未被进行的操作。举例来说，当第二刷新信号RHRSLOT输出时，不论第一刷新信号CBRSLOT是否也同时输出，经由与门230所输出的行干扰信号RHR都会使地址多路复用器250选择行干扰刷新地址RHA作为第二行地址XADD2进行输出，以进行第二刷新操作。并且，于下一个刷新循环执行未被进行的第一刷新操作。

内存单元阵列290具有多个字线WL及多个位线BL，且具有其中内存单元MC安置于字线WL与位线BL的相交点处的一组态。在图2的内存单元阵列290中显示其中一个由字线WL、位线BL与内存单元MC构成的结构。在本实施例中，由行译码器及内存区块控制260实施字线WL的选择且由列译码器270实施位线BL的选择。

字驱动器280用以对指定的字线WL进行驱动，并且由传感放大器274通过位线BL从指定的内存单元MC读取数据或将数据写入指定的内存单元MC。

LIO闸控及DM控制逻辑272通过次输入输出线LIO与传感放大器274连接。LIO闸控及DM控制逻辑272可依据列译码器270的译码结果来通过传感放大器274对指定的内存单元MC进行存取。其中，传感放大器274可接收内存单元MC由位线BL传出的存储数据，依据传感启动信号SAEn以传感存储数据来获得读出数据，并将读出数据传送至主输入输出线MIO。传感放大器274也可接收主输入输出线MIO上的写入数据，依据传感启动信号SAEn来传感写入数据，并将传感结果通过位线BL以写入至内存单元MC。在本实施例中，RHA检测电路240也可针对备用行地址XRED进行分析，并计算出行干扰刷新地址RHA。

以下对本实施例中刷新控制器的详细结构举例进行说明。图3是依照本发明一实施例的一种刷新控制器300的电路示意图。如图3所示，刷新控制器300包括CBR稀化电路310、RHR状态控制电路320以及CBR计数器330。

CBR稀化(thinning)电路310可基于第一时钟CBRCLK输出第一刷新信号CBRSLOT，并且依据温度信号TS2、第一刷新设定信息TMRS以及CBR刷新地址RFA，调整第一刷新信号CBRSLOT的输出间隔。

RHR状态控制电路320耦接CBR稀化电路310。RHR状态控制电路320可基于第二时钟RHRCLK输出第二刷新信号RHRSLOT，并且依据温度信号TS2以及第二刷新设定信息TMRHR，调整第二刷新信号RHRSLOT的输出间隔。

CBR计数器330例如是具有计数功能的任何类型计数组件/电路。CBR计数器330耦接CBR稀化电路310以及RHR状态控制电路320。CBR计数器330依据计数信号CBRCNT计数第一刷新操作的执行次数，以产生CBR刷新地址RFA。

在图3中，CBR稀化电路310、RHR状态控制电路320以及CBR计数器330分别通过缓冲闸340、与门350、多路复用器360、反相器370以及与门380进行连接。正反器390则用以反应于经反相的第一刷新信号CBRSLOT而依据温度信号TS提供温度信号TS2。

如图3所示，缓冲闸340的输入端耦接刷新动作信号RFIP，缓冲闸340的输出端可产生第一时钟CBRCLK。与门350的第一输入端耦接缓冲闸340的输出端，与门350的第二输入端接收第一刷新信号CBRSLOT，并且于与门350的输出端产生计数信号CBRCNTP。

多路复用器360的第一端耦接刷新动作信号RFIP，多路复用器360的第二端接收计数信号CBRCNTP，并且依据模式切换信号SW来选择刷新动作信号RFIP或计数信号CBRCNTP作为第二时钟RHRCLK进行输出。反相器370的输入端耦接第二刷新信号RHRSLOT。与门380的第一输入端耦接反相器370的输出端，与门380的第二输入端耦接计数信号CBRCNTP，并且于与门380的输出端输出计数信号CBRCNT至CBR计数器330。以下对本案图3所示的刷新控制器300的操作原理进行进一步地说明。

刷新控制器300可在指示刷新命令的命令信号COM产生时，接收到由命令译码器150所提供的刷新动作信号RFIP。刷新动作信号RFIP经过缓冲闸340而作为第一时钟CBRCLK，并提供给CBR稀化电路310以及与门350。

CBR稀化电路310可依据温度信号TS2以及第一刷新设定信息TMRS来基于第一时钟CBRCLK产生第一刷新信号CBRSLOT。

与门350用以闸控第一时钟CBRCLK。在第一刷新信号CBRSLOT为1(高逻辑电平)时，输出第一时钟CBRCLK以作为计数信号CBRCNTP，并传送到与门380。当第二刷新信号RHRSLOT信号为0(低逻辑电平)时，计数信号CBRCNT会等于第一时钟CBRCLK，并提供至下一级的CBR计数器330以作为执行计数动作的依据。

当第二刷新信号RHRSLOT为1(高逻辑电平)时，CBR刷新的刷新操作会被禁止，以执行行干扰刷新的刷新操作。同时，计数信号CBRCNT会保持在0(低逻辑电平)，CBR计数器330就不会进行计数，以与CBR刷新的禁止相对应。换言之，CBR计数器330计数的是CBR刷新的次数，以产生CBR刷新地址RFA。

另一方面，刷新动作信号RFIP以及计数信号CBRCNTP被提供至多路复用器360。多路复用器360依据模式切换信号SW来选择刷新动作信号RFIP或计数信号CBRCNTP作为第二时钟RHRCLK来驱动下一级的RHR状态控制电路320。RHR状态控制电路320是用以产生第二刷新信号RHRSLOT的电路。

RHR状态控制电路320可依据温度信号TS2以及第二刷新设定信息TMRHR来基于第二时钟RHRCLK产生第二刷新信号RHRSLOT。

值得一提的是，在本实施例中尽管CBR刷新与行干扰刷新的目的不同，用于CBR刷新的第一刷新信号CBRSLOT与用于行干扰刷新的第二刷新信号RHRSLOT皆是依据刷新动作信号RFIP产生的。然而，如图3所示，多路复用器360可依据模式切换信号SW来选择刷新动作信号RFIP或计数信号CBRCNTP作为第二时钟RHRCLK。

模式切换信号SW例如可由命令译码器150提供。当模式切换信号SW等于低逻辑电平(模式A)时，多路复用器360会将计数信号CBRCNTP作为第二时钟RHRCLK进行输出。在模式A中，由于与门350的作用，第二时钟RHRCLK也会伴随着温度信号TS2进行调整(与CBR稀化电路310依据温度信号TS2对第一刷新信号CBRSLOT所进行调整相对应)。

由于CBR稀化电路310的刷新略过率会随温度降低而增加，若要使第二刷新信号RHRSLOT不要被温度影响的话，RHR状态控制电路320也要相应地依据温度信号TS2将刷新中断率调整为较高。

图4A至图4C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图。请同时参照图3及图4A至图4C，对模式切换信号SW等于低逻辑电平(模式A)时的刷新操作进行说明。

图4A说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为1x的信号波形。刷新间隔tREFI的倍数是由CBR稀化电路310依据温度信号TS2以及第一刷新设定信息TMRS而定的。其中，x例如为一任意整数，只要可看出CBR刷新地址RFA的变化即可。

在图4A的情况下，CBR稀化电路310不会略过任何第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于刷新动作信号RFIP的间隔。因此，有效刷新信号RFEXE的波形等于刷新动作信号RFIP。

在刷新动作信号RFIP的脉冲P40时，RHR状态控制电路320会产生第一个第二刷新信号RHRSLOT。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-7。同时，内存区块会执行第二刷新操作。之后，在刷新动作信号RFIP的脉冲P41时，RHR状态控制电路320再产生第二个第二刷新信号RHRSLOT。

图4B说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为2x的信号波形。

在图4B的情况下，CBR稀化电路310可略过一半的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于两倍的刷新动作信号RFIP的间隔。

在刷新动作信号RFIP的脉冲P40时，第一刷新信号CBRSLOT及第二刷新信号RHRSLOT会产生冲突(同时产生)。当冲突产生时，刷新控制器300并没有延长或调整第一刷新信号CBRSLOT或第二刷新信号RHRSLOT为高逻辑电平的时间，因此内存区块会优先执行第二刷新操作而同时将第一刷新操作略过。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-3。之后，在刷新动作信号RFIP的脉冲P42时，第一刷新信号CBRSLOT及第二个第二刷新信号RHRSLOT再度产生冲突，CBR计数器330再度暂停计数。

图4C说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为4x的信号波形。在图4C的情况下，CBR稀化电路310可略过四分之三的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于四倍的刷新动作信号RFIP的间隔。

在刷新动作信号RFIP的脉冲P40时，第一刷新信号CBRSLOT及第一个第二刷新信号RHRSLOT会产生冲突。当冲突产生时，刷新控制器300并没有延长或调整第一刷新信号CBRSLOT或第二刷新信号RHRSLOT为高逻辑电平的时间，因此内存区块会优先执行第二刷新操作而同时将第一刷新操作略过。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-1。之后，在刷新动作信号RFIP的脉冲P43时，第一刷新信号CBRSLOT及第二个第二刷新信号RHRSLOT再度产生冲突，CBR计数器330再度暂停计数。

请回到图3，当模式切换信号SW等于高逻辑电平(模式B)时，多路复用器360会将刷新动作信号RFIP直接作为第二时钟RHRCLK进行输出。

图5A至图5C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图。请同时参照图3及图5A至图5C，对模式切换信号SW等于高逻辑电平(模式B)时的刷新操作进行说明。

图5A说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为1x的信号波形。在图5A的情况下，CBR稀化电路310不会略过任何第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于刷新动作信号RFIP的间隔。因此，有效刷新信号RFEXE的波形等于刷新动作信号RFIP。

在刷新动作信号RFIP的脉冲P50时，RHR状态控制电路320会产生第一个第二刷新信号RHRSLOT。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-7。同时，内存区块会执行第二刷新操作。之后，在刷新动作信号RFIP的脉冲P51时，RHR状态控制电路320会再产生第二个第二刷新信号RHRSLOT。

图5B说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为2x的信号波形。在图5B的情况下，CBR稀化电路310可略过一半的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于两倍的刷新动作信号RFIP的间隔。

在刷新动作信号RFIP的脉冲P50时，第一刷新信号CBRSLOT及第二刷新信号RHRSLOT会产生冲突。当冲突产生时，刷新控制器300并没有延长或调整第一刷新信号CBRSLOT或第二刷新信号RHRSLOT为高逻辑电平的时间，因此内存区块会优先执行第二刷新操作而同时将第一刷新操作略过。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-3。

与图4B的情况不同的是，第二时钟RHRCLK不需要取决于第一刷新信号CBRSLOT，因此在刷新动作信号RFIP的脉冲P51时，第一刷新信号CBRSLOT及第二刷新信号RHRSLOT不会产生冲突。

图5C说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为4x的信号波形。在图5C的情况下，CBR稀化电路310可略过四分之三的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于四倍的刷新动作信号RFIP的间隔。

在刷新动作信号RFIP的脉冲P50时，第一刷新信号CBRSLOT及第二刷新信号RHRSLOT会产生冲突。如图5C所示，当冲突产生时，刷新控制器300并没有延长或调整第一刷新信号CBRSLOT或第二刷新信号RHRSLOT为高逻辑电平的时间，因此内存区块会优先执行第二刷新操作而同时将第一刷新操作略过。由于反相器370以及与门380的作用，此时CBR计数器330会暂停计数，使CBR刷新地址RFA停留在X-1。

与图4C的情况不同的是，第二时钟RHRCLK不需要取决于第一刷新信号CBRSLOT，因此在刷新动作信号RFIP的脉冲P51时，第一刷新信号CBRSLOT及第二刷新信号RHRSLOT不会产生冲突。

请回到图3，在图3的实施例中，对于同时产生第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT的情况，并无法进行适当的控制。当模式切换信号SW等于低逻辑电平(模式A)时，由于多路复用器360会将关联于第一时钟CBRCLK的计数信号CBRCNTP作为第二时钟RHRCLK提供至RHR状态控制电路320，第二刷新操作会受限在原本第一刷新操作的机会中，因此不可能在低温时实现高频率的第二刷新操作。当模式切换信号SW等于高逻辑电平(模式B)时，仅以优先执行第二刷新操作的方式解决竞争问题，但是就会减少第一刷新操作的机会，继而产生数据遗失的问题。以下图6示出了对上述缺点进行改进的电路。

图6是依照本发明一实施例的一种刷新控制器400的电路示意图。关于CBR稀化电路410、RHR状态控制电路420以及CBR计数器430的操作方式分别与前述CBR稀化电路310、RHR状态控制电路320以及CBR计数器330相同或相似，故其操作方式在此不再赘述。

与前述实施例不同的是，在本实施例中，CBR稀化电路410、RHR状态控制电路420以及CBR计数器430分别通过缓冲闸440、与门450、与门460以及与非门470进行连接。缓冲闸440的输入端耦接刷新动作信号RFIP，缓冲闸440的输出端产生第二时钟RHRCLK。

与门450的第一输入端耦接刷新动作信号RFIP，并且于与门450的输出端产生第一时钟CBRCLK。与门460的第一输入端耦接第一时钟CBRCLK，与门460的第二输入端耦接第一刷新信号CBRSLOT，并且于与门460的输出端产生计数信号CBRCNT。与非门470的第一输入端耦接第二刷新信号RHRSLOT，与非门470的第二输入端耦接第一刷新信号CBRSLOT，与非门470的输出端耦接与门450的第二输入端。正反器480则用以反应于经反相的第一刷新信号CBRSLOT而依据温度信号TS提供温度信号TS2。

依据图6所示的电路配置方式，不仅第二刷新操作不会受限在原本第一刷新操作的机会中，也不会减少第一刷新操作的机会，因此改进了上述实施例的缺点。

图7A至图7C是依照本发明一实施例的半导体内存装置的刷新操作的波形示意图。请同时参照图6及图7A至图7C，对本实施例的刷新操作进行说明。

图7A说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为1x的信号波形。在图7A的情况下，CBR稀化电路410不会略过任何第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于刷新动作信号RFIP的间隔。因此，有效刷新脉冲RFEXE的波形等于刷新动作信号RFIP。

在刷新动作信号RFIP的脉冲P70时，RHR状态控制电路420会产生第一个第二刷新信号RHRSLOT。由于与非门470、与门450以及与门460的作用，此时CBR计数器430会暂停计数，使CBR刷新地址RFA停留在X-7。之后，在刷新动作信号RFIP的脉冲P71时，RHR状态控制电路420会再产生第二个第二刷新信号RHRSLOT。

图7B说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为2x的信号波形。在图7B的情况下，CBR稀化电路410可略过一半的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于两倍的刷新动作信号RFIP的间隔。

在图7B中，在刷新动作信号RFIP的脉冲P70时，第一刷新信号CBRSLOT及第一个第二刷新信号RHRSLOT会产生冲突。由于与非门470、与门450以及与门460的作用，此时CBR计数器430会暂停计数，使CBR刷新地址RFA停留在X-3。同时，内存区块会执行第二刷新操作。

然而，当冲突产生时，刷新控制器400延长了第一刷新信号CBRSLOT为高逻辑电平的时间，使其能够在下一个刷新动作信号RFIP的时间点执行第一刷新操作。因此，第一刷新操作的机会没有被减少。

同样地，在刷新动作信号RFIP的脉冲P71时，刷新控制器400也延长了第一刷新信号CBRSLOT为高逻辑电平的时间，使其能够在下一个刷新动作信号RFIP的时间点执行第一刷新操作。

图7C说明了第一刷新操作(CBR刷新)的刷新间隔tREFI的倍数为4x的信号波形。在图7C的情况下，CBR稀化电路410可略过四分之三的第一时钟CBRCLK，第一刷新操作的刷新间隔tREFI会等于四倍的刷新动作信号RFIP的间隔。

在刷新动作信号RFIP的脉冲P70时，第一刷新信号CBRSLOT及第一个第二刷新信号RHRSLOT会产生冲突。由于与非门470、与门450以及与门460的作用，此时CBR计数器430会暂停计数，使CBR刷新地址RFA停留在X-1。同时，内存区块会执行第二刷新操作。

然而，当冲突产生时，如图7C所示，刷新控制器400延长了第一刷新信号CBRSLOT为高逻辑电平的时间，使其能够在下一个刷新动作信号RFIP的时间点执行第一刷新操作。因此，第一刷新操作的机会没有被减少。

同样地，在刷新动作信号RFIP的脉冲P71时，刷新控制器400也延长了第一刷新信号CBRSLOT为高逻辑电平的时间，使其能够在下一个刷新动作信号RFIP的时间点执行第一刷新操作。

需说明的是，在一实施例中，RHR状态控制电路还可依据字线的存取次数的来调整第二刷新信号RHRSLOT的输出间隔。举例来说，图8是依照本发明一实施例的一种RHR状态控制电路500的电路示意图。RHR稀化电路510可依据第二时钟RHRCLK、第二刷新信号RHRSLOT以及对应于各内存区块140_1～140_N的作用中信号ACT，产生第三时钟RHRCLKD。其中，RHR稀化电路510可对各内存区块140_1～140_N的作用中信号ACT进行计数，以得到字线的存取次数。

RHRSLOT产生电路520耦接RHR稀化电路510。RHRSLOT产生电路520可基于第三时钟RHRCLKD产生第二刷新信号RHRSLOT，并且依据温度信号TS2以及第二刷新设定信息TMRHR来调整第二刷新信号RHRSLOT的输出间隔。

需说明的是，在一实施例中，还可以对每个内存区块配置对应的刷新控制器。为使本领域技术人员能更加了解本发明，以下将再举一实施例以详加说明。

图9是依照本发明一实施例的一种半导体内存600装置的示意图。半导体内存装置600包括温度传感器610、模式寄存器及OTP区块620以及内存区块640_1～640_N以及命令译码器650。在本实施例中，采用了在每一个内存区块640_1～640_N中皆具有一个刷新控制器来进行控制的结构。

关于温度传感器610、模式寄存器及OTP区块620、列地址计数器及锁存器654、存储库地址控制逻辑656、地址输入缓冲器661、地址译码器662、命令输入缓冲器663、时钟输入缓冲器664、内部时钟产生器665、内部电源电路666、DQ输入/输出缓冲器667、地址端子671、命令端子672、时钟端子673、数据端子674、数据屏蔽端子675、电源供应端子676、电源供应端子677以及GIO及GIO闸控680的操作方式分别与前述半导体内存装置100中的对应构件相同或相似，故其操作方式在此不再赘述。

与前述实施例不同的是，在接收到指示刷新命令的命令信号COM时命令译码器650可开始产生刷新动作信号RFIP_1～RFIP_N，并且分别提供至内存区块640_1～640_N中。

以下对本实施例中内存区块的详细结构举例进行说明。图10是依照本发明一实施例的一种内存区块640_i的示意图。如图10所示，内存区块640_i包括刷新控制器710、或门720、与门722、与门730、反相器732、与门734、RHA检测电路740、地址多路复用器750、行译码器及内存区块控制760、列译码器770、LIO闸控及DM控制逻辑772、传感放大器774、字驱动器780以及内存单元阵列790。

刷新控制器710可基于刷新动作信号RFIP_i分别输出第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT。刷新控制器710可依据第一刷新设定信息TMRS以及温度信号TS调整第一刷新信号CBRSLOT的输出间隔，依据第二刷新设定信息TMRHR以及温度信号TS调整第二刷新信号RHRSLOT的输出间隔。并且，刷新控制器710可依据调整后的第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT产生CBR刷新地址RFA。

或门720的第一输入端耦接第一刷新信号CBRSLOT，或门720的第二输入端耦接第二刷新信号RHRSLOT。与门722的第一输入端耦接刷新动作信号RFIP_i，与门722的第二输入端耦接或门720的输出端，与门722的输出端产生有效刷新信号RFEXE。有效刷新信号RFEXE可指示实际上有执行的自动刷新的刷新操作，其包含了CBR刷新以及行干扰刷新。

与门730的第一输入端耦接刷新动作信号RFIP_i，与门730的第二输入端耦接第二刷新信号RHRSLOT，并且于与门730的输出端产生行干扰信号RHR。

反相器732的输入端耦接第二刷新信号RHRSLOT。与门734的第一输入端耦接反相器732的输出端。与门734的第二输入端耦接第二刷新信号CBRSLOT。与门734的第三输入端耦接刷新动作信号RFIP_i。与门734的输出端产生选择信号CBR。

RHA检测电路740耦接与门730的输出端。RHA检测电路740可反应于作用中信号ACT、预充电信号PREC以及行干扰信号RHR来分析第二行地址XADD2，以产生行干扰刷新地址RHA。具体来说，RHA检测电路740可依据当前的第二行地址XADD2来监视对于内存单元阵列790内字线WL的存取，并对在规定期间内出现规定次数的存取进行检测，以计算与出现规定次数的存取的地址相邻的地址，作为行干扰刷新地址RHA。

内存区块640_i内的刷新控制器710可基于刷新动作信号RFIP_i分别输出第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT。刷新控制器710可依据第一刷新设定信息TMRS以及温度信号TS调整第一刷新信号CBRSLOT的输出间隔，依据第二刷新设定信息TMRHR以及温度信号TS调整第二刷新信号RHRSLOT的输出间隔。并且，刷新控制器710可依据调整后的第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT产生CBR刷新地址RFA。

地址多路复用器750的第一输入端耦接来自地址译码器662的数据地址XADD，地址多路复用器750的第二输入端耦接来自刷新控制器710的CBR刷新地址RFA，地址多路复用器750的第三输入端耦接行干扰刷新地址RHA。地址多路复用器750依据选择信号CBR以及行干扰信号RHR来选择数据地址XADD、CBR刷新地址RFA或行干扰刷新地址RHA作为第二行地址XADD2进行输出。

参照图10，当选择信号CBR等于低逻辑电平以及行干扰信号RHR等于低逻辑电平时，表示此时为一般的读取或写入操作，地址多路复用器750就会提供数据地址XADD(外部输入地址)作为区块存取地址BADD。当选择信号CBR等于高逻辑电平以及行干扰信号RHR等于低逻辑电平时，表示此时为CBR刷新的刷新操作，地址多路复用器750就会将刷新控制器710所计算出的CBR刷新地址RFA作为区块存取地址BADD。当选择信号CBR等于低逻辑电平以及行干扰信号RHR等于高逻辑电平时，表示此时为行干扰刷新的刷新操作，地址多路复用器750就会将行干扰刷新地址RHA作为区块存取地址BADD。

如图10所示的电路配置方式，当第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT同时输出时，内存区块640_i可执行第一刷新操作以及第二刷新操作的其中之一。具体来说，当第二刷新信号RHRSLOT输出时，不论第一刷新信号CBRSLOT是否同时输出，经由与门730、反相器732、与门734的配置都会使地址多路复用器750选择行干扰刷新地址RHA作为第二行地址XADD2进行输出，以进行第二刷新操作。

关于行译码器及内存区块控制760、列译码器770、LIO闸控及DM控制逻辑772、传感放大器774、字驱动器780以及内存单元阵列790的操作方式分别与前述半导体内存装置100中的对应构件相同或相似，故其操作方式在此不再赘述。

虽然在本实施例中，采用了在每一个内存区块640_1～640_N中皆具有一个刷新控制器来进行控制的结构，但关于第一刷新信号CBRSLOT以及第二刷新信号RHRSLOT的操作方式并未与前述实施例有特别的差异。因此，本领域技术人员亦可将图3、图6以及图8所示的电路配置方式应用于半导体内存装置600中。

我们再举例说明CBR稀化电路的内部结构。图11A是依照本发明一实施例的一种CBR稀化电路800的示意图。如图11A所示，CBR稀化电路800包括周期计数器810、设定信号产生器820、重置信号产生器830、反相器840、与非门850、正反器860以及反相器870。CBR稀化电路800的结构可适用于图3的CBR稀化电路310以及图6的CBR稀化电路410。

周期计数器810对第一时钟CBRCLK进行计数以产生计数值CNT1。并且周期计数器810受控于重置信号RESET1而重新计数。设定信号产生器820耦接周期计数器810。设定信号产生器820可依据温度信号TS2以及第一刷新设定信息TMRS决定设定值D1。当计数值CNT1从设定值D1变化成另一值时，设定信号产生器820产生设定信号SET1。重置信号产生器830耦接周期计数器810。重置信号产生器830可依据温度信号TS2以及第一刷新设定信息TMRS决定D2设定值。当计数值CNT1从设定值D2变化成另一值时，重置信号产生器830产生重置信号RESET2。

反相器840的输入端耦接重置信号RESET2。与非门850的第一输入端耦接反相器840的输出端，与非门850的第二输入端耦接启动信号PWR，并且于与非门850的输出端产生重置信号RESET1。正反器860耦接设定信号产生器820以及与非门850。正反器860可依据设定信号SET1以及重置信号RESET1改变输出端的逻辑电平。并且，反相器870的输入端耦接正反器860的输出端，反相器870的输出端产生第一刷新信号CBRSLOT。

图11B是依照本发明一实施例的CBR稀化电路的动作波形的范例。请同时参照图11A及图11B，对本实施例的刷新操作进行说明。

如图11B所示，当电源启动时(即时间点T1)，电源电压VDD上升。响应于此，与电源启动相关的信号会被启用。例如，当电源电压VDD达到预定的稳定电位时，启动信号PWR从0变为1(有效)。接着，当启动信号PWR被启用时，会进入初期动作，重置信号RESET1从1转变为0。重置信号RESET1除了可提供给周期计数器810以及正反器860之外，还可提供给其他相关电路，以进行重置操作。在重置操作中，除了将第一刷新信号CBRSLOT设置为1(有效)之外，例如还会将CBR计数器的CBR刷新地址RFA重置为零(停止计数)。

接着，在时间点T1之后，命令译码器开始根据本身设定而定期提供指示刷新命令的命令信号COM，因此会开始定期产生第一时钟CBRCLK。但是，当周期计数器810对于第一时钟CBRCLK的计数小于门坎值时(例如门坎值x＝128)，此电路(CBR稀化电路800)将根据重置状态而保持停止。换句话说，在一段时间内(初期动作)不会执行刷新操作。在本实施例中，刷新操作不仅可用于保留数据，而且还可重置各种电路。

当继续产生第一时钟CBRCLK并且周期计数器810对于第一时钟CBRCLK的计数达到门坎值时(即时间点T2)，周期计数器810会解除停止状态，所产生的计数值CNT1会开始递增。响应于此，当计数值CNT1从0(即设定值D1)递增为1时，设定信号产生器820会产生设定信号SET1的脉冲。正反器860的输出端的逻辑电平会变为1，并使第一刷新信号CBRSLOT为0(无效)。由此，开始能够略过第一时钟CBRCLK而将第一刷新信号CBRSLOT保持在0。

但是，当计数值CNT1达到3(即设定值D2)而要变化时(即时间点T3)，重置信号产生器830会产生重置信号RESET2。伴随于此，经由反相器840以及与非门850的配置，产生了重置信号RESET1。重置信号RESET1会重置正反器860。正反器860的输出端的逻辑电平会变0，并使第一刷新信号CBRSLOT为1(有效)。同时，在计数值CNT1在变为4之前，由于周期计数器810也会被重置信号RESET1重置，计数值CNT1会重置成0。由此，暂停刷新间隔调整而不会略过此时的第一时钟CBRCLK。

同样地，继续产生第一时钟CBRCLK，周期计数器810将计数值CNT1从0递增到1。响应于此，设定信号产生器820会产生设定信号SET1的脉冲。正反器860的输出端的逻辑电平会变为1，并使第一刷新信号CBRSLOT为0(无效)。由此，再次启动刷新间隔调整来略过第一时钟CBRCLK而将第一刷新信号CBRSLOT保持在0。

之后，上述操作可反复执行。在此实施例中，刷新周期延长了四倍(刷新略过率＝3/4)。

我们再举例说明RHRSLOT产生电路的内部结构。图12A是依照本发明一实施例的一种RHRSLOT产生电路900的示意图。RHRSLOT产生电路900的结构可适用于图8的RHRSLOT产生电路520。

周期计数器910对第三时钟RHRCLKD进行计数以产生计数值CNT2。并且周期计数器910受控于重置信号RESET3而重新计数。设定信号产生器920耦接周期计数器910。设定信号产生器920可依据温度信号TS2以及第二刷新设定信息TMRHR决定设定值D3。当计数值CNT2从设定值D3变化成另一值时，设定信号产生器920产生设定信号SET2。重置信号产生器930耦接周期计数器910。重置信号产生器930可依据温度信号TS2以及第二刷新设定信息TMRHR决定设定值D4。当计数值CNT2从设定值D4变化成另一值时，重置信号产生器930产生重置信号RESET4。

反相器940的输入端耦接重置信号RESET4。与非门950的第一输入端耦接反相器940的输出端，与非门950的第二输入端耦接启动信号PWR，并且于与非门950的输出端产生重置信号RESET3。正反器960耦接设定信号产生器920以及与非门950。正反器960可依据设定信号SET2以及重置信号RESET3改变输出端的逻辑电平。并且，缓冲闸970的输入端耦接正反器960的输出端，缓冲闸970的输出端产生第二刷新信号RHRSLOT。

图12B是依照本发明一实施例的RHRSLOT产生电路的动作波形的范例。请同时参照图12A及图12B，对本实施例的刷新操作进行说明。

如图12B所示，当电源启动时(即时间点T4)，电源电压VDD上升。响应于此，与电源启动相关的信号会被启用。例如，当电源电压VDD达到预定的稳定电位时，启动信号PWR从0变为1(有效)。接着，当启动信号PWR被启用时，会进入初期动作，重置信号RESET3从1转变为0，并成为用于重置的脉冲信号。重置信号RESET3除了可提供给周期计数器910以及正反器960之外，还可提供给其他相关电路，以在启动时进行重置操作。

接着，在时间点T4之后，控制信号产生器开始根据本身设定而定期提供指示刷新命令的命令信号COM，因此会开始定期产生第三时钟RHRCLKD。

当初期动作结束时(即时间点T5)，计数值CNT2从fe(设定值D3)递增为ff时，设定信号产生器920会产生设定信号SET2的脉冲。正反器960的输出端的逻辑电平会变为1，并使第二刷新信号RHRSLOT为1(有效)。

但是，当计数值CNT1达到ff(设定值D4)而要变化时，重置信号产生器930会产生重置信号RESET4。伴随于此，经由反相器940以及与非门950的配置，产生了重置信号RESET3。重置信号RESET3会重置正反器960。正反器960的输出端的逻辑电平会变0，并使第二刷新信号RHRSLOT变为0(无效)。

同样地，继续产生第三时钟RHRCLKD，周期计数器910将计数值CNT2从f递增到10。响应于此，设定信号产生器920会产生设定信号SET2的脉冲。正反器960的输出端的逻辑电平会变为1，并使第二刷新信号RHRSLOT为1(有效)。由此，再次中断第三时钟RHRCLKD而产生第二刷新信号RHRSLOT。之后，上述操作可反复执行。

我们再举例说明RHR稀化电路的内部结构。图13A是依照本发明一实施例的一种RHR稀化电路1000的示意图。RHR稀化电路1000的结构可适用于图8的RHR稀化电路510。

延迟电路1020的输入端耦接第二时钟RHRCLK。反相器1030的输入端耦接延迟电路1020的输出端。与非门1040的第一输入端耦接反相器1030的输出端，与非门1040的第二输入端耦接启动信号PWR。正反器1050的第一控制端耦接作用中信号ACT，正反器1050的第二控制端耦接与非门1040的输出端。正反器1050的输出端用以提供第一致能信号AEn。

反相器1060的输入端耦接第二刷新信号RHRSLOT。延迟电路1070的输入端耦接第二刷新信号RHRSLOT。与门1080的第一输入端耦接反相器1060的输出端，与门1080的第二输入端耦接延迟电路1070的输出端。反相器1090的输入端耦接启动信号PWR。正反器1100的第一控制端耦接与门1080的输出端，正反器1100的第二控制端耦接反相器1090的输出端。正反器1100的输出端用以提供第二致能信号PEn。

反相器1110的输入端耦接正反器1050的输出端，以接收第一致能信号AEn。与非门1120的第一输入端耦接反相器1110的输出端，与非门1120的第二输入端耦接正反器1100的输出端以接收第二致能信号PEn。与非门1120的输出端用以提供第三致能信号En。与门1130的第一输入端耦接与非门1120的输出端以接收第三致能信号En，与门1130的第二输入端耦接第二时钟RHRCLK，与门1130的输出端产生第三时钟RHRCLKD。依据图13A所示的电路配置方式，可实现RHR稀化电路的功能。

图13B是依照本发明一实施例的RHR稀化电路1000的动作波形的范例。请同时参照图13A及图13B，对本实施例的刷新操作进行说明。

如图13B所示，当电源启动时(即时间点T6)，电源电压VDD上升。响应于此，与电源启动相关的信号会被启用。例如，当电源电压VDD达到预定的稳定电位时，启动信号PWR从0变为1(有效)。接着，当启动信号PWR被启用时，会进入初期动作。在初期动作中，即使作用中信号ACT没有被启用，第三致能信号En也会被锁定为1，此时尚未开始行干扰刷新(RHR)的稀化。

接着，在时间点T7之后，开始产生第二刷新信号RHRSLOT。在时间点T8时，正反器1100会将第二致能信号PEn拉高至1。响应于此，第三致能信号En就不会被锁定在1而开始反应于第一致能信号AEn而动作。如此一来，作用中信号ACT停止启用时，也会停止产生第三时钟RHRCLKD，从而改变RHR中断率(在图13B中例如将RHR中断率从1/(16+1)下降至1/(18+1))。

需说明的是，在一实施例中，在RHR状态控制电路中也可将RHRSLOT产生电路作为第一级。图14是依照本发明一实施例的一种RHR状态控制电路1200的示意图。RHRSLOT产生电路1210基于第二时钟RHRCLK产生第三刷新信号RHRSLOTPre，并且依据温度信号TS2以及第二刷新设定信息TMRHR调整第三刷新信号RHRSLOTPre的输出间隔。

RHR稀化电路1220耦接RHRSLOT产生电路1210。RHR稀化电路1220依据第三刷新信号RHRSLOTPre、对应的内存区块的作用中信号ACT及预充电信号PREC产生第二刷新信号RHRSLOT。需说明的是，预充电信号PREC例如是当要开始对位线预充电时所产生的脉冲信号。当控制信号产生器接收到预充电的命令时，可产生预充电信号PREC。

我们再举例说明RHR稀化电路的内部结构。图15A是依照本发明一实施例的一种RHR稀化电路1300的示意图。RHR稀化电路1300的结构可适用于图14的RHR稀化电路1220。

ACK时钟产生器1310可依据作用中信号ACT、预充电信号PREC、温度信号TS2以及启动信号PWR产生执行信号ACK。WL活性时间计数器1320耦接ACK时钟产生器1310。WL活性时间计数器1320对执行信号ACK进行计数以产生第一致能信号AEn，并且受控于重置信号RESET5而重新计数。

反相器1330的输入端耦接第三刷新信号RHRSLOTPre。延迟电路1340的输入端耦接第三刷新信号RHRSLOTPre。与门1350的第一输入端耦接反相器1330的输出端，与门1350的第二输入端耦接延迟电路1340的输出端，与门1350的输出端产生重置信号RESET5。

反相器1360的输入端耦接启动信号PWR。正反器1370的第一控制端耦接重置信号RESET5，正反器1370的第二控制端耦接反相器1360的输出端。正反器1370的输出端用以提供第二致能信号PEn。

反相器1380的输入端耦接WL活性时间计数器1320的输出端，以接收第一致能信号AEn。与非门1390的第一输入端耦接反相器1380的输出端，与非门1390的第二输入端耦接正反器1370的输出端以接收第二致能信号PEn。与非门1390的输出端用以提供第三致能信号En。与门1400的第一输入端耦接与非门1390的输出端以接收第三致能信号En，与门1400的第二输入端耦接第三刷新信号RHRSLOTPre，与门1400的输出端产生第二刷新信号RHRSLOT。依据图15A所示的电路配置方式，可实现RHR稀化电路的功能。

图15B是依照本发明一实施例的RHR稀化电路1300的动作波形的范例。请同时参照图15A及图15B，对本实施例的刷新操作进行说明。

如图15B所示，当电源启动时(即时间点T9)，电源电压VDD上升。响应于此，与电源启动相关的信号会被启用。例如，当电源电压VDD达到预定的稳定电位时，启动信号PWR从0变为1(有效)。接着，当启动信号PWR被启用时，会进入初期动作。在初期动作中，即使作用中信号ACT没有被启用，第三致能信号En也会被锁定为1，此时尚未开始行干扰刷新(RHR)的稀化。

接着，在时间点T10之后，开始接收到第三刷新信号RHRSLOTPre。在时间点T11时，正反器1370会将第二致能信号PEn拉高至1。响应于此，第三致能信号En就不会被锁定在1而开始反应于第一致能信号AEn而动作。如此一来，当WL活性时间计数器1320对执行信号ACK的计数尚未达到设定阈值时，即使接收到第三刷新信号RHRSLOTPre，也会停止产生第二刷新信号RHRSLOT。

我们再举例说明ACK时钟产生器的内部结构。图16A是依照本发明一实施例的一种ACK时钟产生器1500的示意图。ACK时钟产生器1500的结构可适用于图15A的ACK时钟产生器1310。

反相器1510的输入端耦接预充电信号PREC。与非门1520的第一输入端耦接反相器1510的输出端，与非门1520的第二输入端耦接启动信号PWR。正反器1530的第一控制端耦接作用中信号ACT，正反器1530的第二控制端耦接与非门1520的输出端。正反器1530的输出端用以提供第四致能信号EnP。

反相器1540的输入端耦接正反器1530的输出端，以接收第四致能信号EnP。与非门1550的第一输入端耦接反相器1540的输出端，与非门1550的第二输入端耦接反相器1552的输出端。与非门1550的输出端用以提供第五致能信号EnS。振荡器1560的输入端耦接与非门1550的输出端以接收第五致能信号EnS，振荡器1560的控制端耦接温度信号TS2以及振荡信息TMRHOSC，振荡器1560的输出端产生振荡信号OSC，并且耦接反相器1552的输入端以及延迟电路1562的输入端。延迟电路1562的输出端用以提供振荡信号OSCD。

延迟电路1570的输入端耦接延迟电路1562的输出端以接收振荡信号OSCD。反相器1580的输入端耦接延迟电路1570的输出端。与非门1590的第一输入端耦接振荡信号OSCD，与非门1590的第二输入端耦接反相器1580的输出端，与非门1590的输出端可产生执行信号ACKF。

反相器1600的输入端耦接作用中信号ACT。与非门1610的第一输入端耦接反相器1600的输出端，与非门1610的第二输入端耦接与非门1590的输出端以接收执行信号ACKF，与非门1610的输出端可产生执行信号ACK。

图16B是依照本发明一实施例的ACK时钟产生器1500的动作波形的范例。请同时参照图16A及图16B，对本实施例的操作进行说明。

如图16B所示，当在时间点T12接收到指示启用的命令信号COM，并且在在时间点T13接收到指示写入操作的命令信号COM的情况下，正反器1530可接收到作用中信号ACT。经过如图16A所示的电路配置，振荡器1560会产生振荡信号OSC，以使与非门1610产生对应的执行信号ACK。

相对于此，如图16B所示，当在时间点T14接收到指示自动刷新的命令信号COM的情况下，正反器1530不会接收到作用中信号ACT。如此一来，振荡器1560不会产生振荡信号OSC，与非门1610也不会产生执行信号ACK。

此外，如图16B所示，当在时间点T15接收到指示启用的命令信号COM，并且在时间点T16接收到指示读取操作的命令信号COM的情况下，正反器1530也可接收到作用中信号ACT。经过如图16A所示的电路配置，振荡器1560会产生振荡信号OSC，以使与非门1610产生对应的执行信号ACK。

综上所述，本发明的半导体内存装置可基于刷新动作信号分别产生用以执行CBR刷新操作的信号(第一刷新信号)以及用以执行行干扰刷新操作的信号(第二刷新信号)。并且，在本发明中，能够以在所有温度范围内都给出了必要且充分的刷新机会为前提，适当地稀化调整CBR刷新(第一刷新)与行干扰刷新(第二刷新)的执行循环。由此，既可以确保数据保存的能力，又可以降低功耗。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种半导体内存装置，其特征在于，包括：

温度传感器，用于检测所述半导体内存装置内部的装置温度，以产生相对应的温度信号；

多个内存区块，每一个内存区块包括具有多个易失性内存单元的内存单元阵列以及多个字线，所述多个字线分别连接所述多个易失性内存单元；

刷新控制器，耦接所述温度传感器以及所述多个内存区块，监视对于所述多个字线的存取，对在规定期间内出现规定次数的存取进行检测，并且将对应于刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

2.根据权利要求1所述的半导体内存装置，其中所述第一刷新操作基于所述装置温度的信息而稀化并且被启用，所述第二刷新操作基于对所述多个字线的存取量的信息而稀化并且被启用，当所述第一刷新操作及所述第二刷新操作在同一个循环中，并且不能在同一循环中执行两个内部刷新时，所述刷新控制器用以控制在所述循环中执行一个刷新操作，并且将未执行的刷新操作转移到下一个循环来执行。

3.根据权利要求1所述的半导体内存装置，其中所述第一刷新操作是用于执行CBR刷新的刷新操作，所述第二刷新操作是用于执行行干扰刷新的刷新操作。

4.根据权利要求1所述的半导体内存装置，还包括：

模式寄存器及OTP区块，耦接所述刷新控制器，依据模式信号产生第一刷新设定信息以及第二刷新设定信息，

所述刷新控制器基于刷新动作信号分别输出第一刷新信号以及第二刷新信号，并且依据所述第一刷新设定信息以及所述温度信号调整所述第一刷新信号的输出间隔，依据所述第二刷新设定信息以及所述温度信号调整所述第二刷新信号的输出间隔，

所述多个内存区块反应于所述第一刷新信号执行所述第一刷新操作，反应于所述第二刷新信号执行所述第二刷新操作，

所述刷新控制器依据所述第一刷新信号以及所述第二刷新信号产生CBR刷新地址，并且当所述第一刷新信号以及所述第二刷新信号同时输出时，各所述多个内存区块执行所述第一刷新操作以及所述第二刷新操作的其中之一。

5.根据权利要求4所述的半导体内存装置，还包括：

第一地址多路复用器，耦接所述刷新控制器以及所述多个内存区块，接收数据地址以及所述CBR刷新地址，并且依据所述刷新动作信号来选择所述数据地址或所述CBR刷新地址作为第一行地址。

6.根据权利要求5所述的半导体内存装置，其中各所述多个内存区块包括：

与门，其第一输入端耦接所述刷新动作信号，其第二输入端耦接所述第二刷新信号，并且于其输出端产生行干扰信号，

RHA检测电路，耦接所述与门的输出端，依据作用中信号、所述行干扰信号以及第二行地址，产生行干扰刷新地址；

第二地址多路复用器，其第一输入端耦接所述第一行地址，其第二输入端耦接所述行干扰刷新地址，并且依据所述行干扰信号来选择所述第一行地址或所述行干扰刷新地址作为所述第二行地址进行输出；以及

行译码器及内存区块控制，耦接所述RHA检测电路以及所述第二地址多路复用器，依据所述作用中信号来锁存所述第二行地址作为区块存取地址进行输出。

7.根据权利要求4所述的半导体内存装置，其中所述刷新控制器包括：

CBR稀化电路，基于第一时钟输出所述第一刷新信号，并且依据所述温度信号、所述第一刷新设定信息以及所述CBR刷新地址，调整所述第一刷新信号的输出间隔；

RHR状态控制电路，耦接所述CBR稀化电路，基于第二时钟输出所述第二刷新信号，并且依据所述温度信号以及所述第二刷新设定信息，调整所述第二刷新信号的输出间隔；以及

CBR计数器，耦接所述CBR稀化电路以及所述RHR状态控制电路，依据第一计数信号计数所述第一刷新操作的执行次数，以产生所述CBR刷新地址。

8.根据权利要求7所述的半导体内存装置，其中所述刷新控制器还包括：

缓冲闸，其输入端耦接所述刷新动作信号，其输出端产生所述第一时钟；

第一与门，其第一输入端耦接所述缓冲闸的输出端，其第二输入端耦接所述第一刷新信号，并且于其输出端产生第二计数信号；

多路复用器，其第一端耦接所述刷新动作信号，其第二端耦接所述第二计数信号，并且依据模式切换信号来选择所述刷新动作信号或所述第二计数信号作为所述第二时钟进行输出；

反相器，其输入端耦接所述第二刷新信号；以及

第二与门，其第一输入端耦接所述反相器的输出端，其第二输入端耦接所述第二计数信号，并且于其输出端输出所述第一计数信号至所述CBR计数器。

9.根据权利要求7所述的半导体内存装置，其中所述刷新控制器还包括：

缓冲闸，其输入端耦接所述刷新动作信号，其输出端产生所述第二时钟；

第一与门，其第一输入端耦接所述刷新动作信号，并且于其输出端产生所述第一时钟；

第二与门，其第一输入端耦接所述第一时钟，其第二输入端耦接所述第一刷新信号，并且于其输出端产生所述第一计数信号；以及

与非门，其第一输入端耦接所述第二刷新信号，其第二输入端耦接所述第一刷新信号，其输出端耦接所述第一与门的第二输入端。

10.根据权利要求7所述的半导体内存装置，其中所述RHR状态控制电路包括：

RHR稀化电路，依据所述第二时钟、所述第二刷新信号以及作用中信号，产生第三时钟；以及

RHRSLOT产生电路，耦接所述RHR稀化电路，基于所述第三时钟产生所述第二刷新信号，并且依据所述温度信号以及所述第二刷新设定信息调整所述第二刷新信号的输出间隔。

11.根据权利要求7所述的半导体内存装置，其中所述CBR稀化电路包括：

周期计数器，对所述第一时钟进行计数以产生计数值，并且受控于第一重置信号而重新计数；

设定信号产生器，耦接所述周期计数器，依据所述温度信号及所述第一刷新设定信息决定第一设定值，当所述计数值从所述第一设定值变化成另一值时产生设定信号；

重置信号产生器，耦接所述周期计数器，依据所述温度信号以及所述第一刷新设定信息决定第二设定值，当所述计数值从所述第二设定值变化成另一值时产生第二重置信号；

第一反相器，其输入端耦接所述第二重置信号；

第一与非门，其第一输入端耦接所述第一反相器的输出端，其第二输入端耦接启动信号，并且于其输出端产生所述第一重置信号；

正反器，耦接所述设定信号产生器以及所述第一与非门，依据所述设定信号以及所述第一重置信号改变输出端的逻辑电平；以及

第二反相器，其输入端耦接所述正反器的输出端，其输出端产生所述第一刷新信号。

12.根据权利要求10所述的半导体内存装置，其中所述RHRSLOT产生电路包括：

周期计数器，对所述第三时钟进行计数以产生计数值，并且受控于第一重置信号而重新计数；

设定信号产生器，耦接所述周期计数器，依据所述温度信号及所述第二刷新设定信息决定第一设定值，当所述计数值从所述第一设定值变化成另一值时产生设定信号；

重置信号产生器，耦接所述周期计数器，依据所述温度信号以及所述第二刷新设定信息决定第二设定值，当所述计数值从所述第二设定值变化成另一值时产生第二重置信号；

第一反相器，其输入端耦接所述第二重置信号；

第二与非门，其第一输入端耦接所述第一反相器的输出端，其第二输入端耦接启动信号，并且于其输出端产生所述第一重置信号；

正反器，耦接所述设定信号产生器以及所述第二与非门，依据所述设定信号以及所述第一重置信号改变输出端的逻辑电平；以及

第二缓冲闸，其输入端耦接所述正反器的输出端，其输出端产生所述第二刷新信号。

13.根据权利要求10所述的半导体内存装置，其中所述RHR稀化电路包括：

第一延迟电路，其输入端耦接所述第二时钟；

第一反相器，其输入端耦接所述第一延迟电路的输出端；

第二与非门，其第一输入端耦接所述第一反相器的输出端，其第二输入端耦接启动信号；

第一正反器，其第一控制端耦接所述作用中信号，其第二控制端耦接所述第二与非门的输出端；

第二反相器，其输入端耦接所述第二刷新信号；

第二延迟电路，其输入端耦接所述第二刷新信号；

第三与门，其第一输入端耦接所述第二反相器的输出端，其第二输入端耦接所述第二延迟电路的输出端；

第三反相器，其输入端耦接所述启动信号；

第二正反器，其第一控制端耦接所述第三与门的输出端，其第二控制端耦接所述第三反相器的输出端；

第四反相器，其输入端耦接所述第一正反器的输出端；

第三与非门，其第一输入端耦接所述第四反相器的输出端，其第二输入端耦接所述第二正反器的输出端；以及

第四与门，其第一输入端耦接所述第三与非门的输出端，其第二输入端耦接所述第二时钟，其输出端产生所述第三时钟。

14.根据权利要求1所述的半导体内存装置，还包括：

命令译码器，耦接所述刷新控制器，在接收到所述刷新操作命令时开始产生刷新动作信号。

15.一种半导体内存装置，其特征在于，包括：

温度传感器，用于检测所述半导体内存装置内部的装置温度，以产生相对应的温度信号；

多个内存区块，耦接所述温度传感器，每一个内存区块包括刷新控制器、具有多个易失性内存单元的内存单元阵列以及多个字线，所述多个字线分别连接所述多个易失性内存单元，

其中所述刷新控制器监视对于对应的所述多个字线的存取，对在规定期间内出现规定次数的存取进行检测，并且将对应于刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

16.根据权利要求15所述的半导体内存装置，还包括：

模式寄存器及OTP区块，耦接所述刷新控制器，依据模式信号产生第一刷新设定信息以及第二刷新设定信息，

每一个刷新控制器基于刷新动作信号分别输出第一刷新信号以及第二刷新信号，并且依据所述第一刷新设定信息以及所述温度信号调整所述第一刷新信号的输出间隔，依据所述第二刷新设定信息以及所述温度信号调整所述第二刷新信号的输出间隔，

每一个内存区块反应于对应的所述第一刷新信号执行第一刷新操作，且反应于对应的所述第二刷新信号执行第二刷新操作，

每一个刷新控制器依据对应的所述第一刷新信号以及所述第二刷新信号产生CBR刷新地址，并且当所述第一刷新信号以及所述第二刷新信号同时输出时，对应的所述内存区块执行所述第一刷新操作以及所述第二刷新操作的其中之一。

17.根据权利要求16所述的半导体内存装置，其中各所述多个内存区块包括：

第一与门，其第一输入端耦接所述刷新动作信号，其第二输入端耦接所述第二刷新信号，并且于其输出端产生行干扰信号，

RHA检测电路，耦接所述第一与门的输出端，依据作用中信号、所述行干扰信号以及行地址，产生行干扰刷新地址；

反相器，其输入端耦接所述第二刷新信号；

第二与门，其第一输入端耦接所述刷新动作信号，其第二输入端耦接所述第一刷新信号，其第三输入端耦接所述反相器的输出端，并且于其输出端产生选择信号；

地址多路复用器，其第一输入端耦接所述CBR刷新地址，其第二输入端耦接数据地址，其第三输入端耦接所述行干扰刷新地址，并且依据所述行干扰信号以及所述选择信号来选择所述CBR刷新地址、所述数据地址及所述行干扰刷新地址的其中之一作为所述行地址进行输出；以及

正反器，耦接所述RHA检测电路以及所述地址多路复用器，依据所述作用中信号来锁存所述行地址作为区块存取地址进行输出。

18.根据权利要求16所述的半导体内存装置，其中每一个刷新控制器包括：

CBR稀化电路，基于第一时钟输出所述第一刷新信号，并且依据所述温度信号、所述第一刷新设定信息以及所述CBR刷新地址，调整所述第一刷新信号的输出间隔；

RHR状态控制电路，耦接所述CBR稀化电路，基于第二时钟输出所述第二刷新信号，并且依据所述温度信号以及所述第二刷新设定信息，调整所述第二刷新信号的输出间隔；以及

CBR计数器，耦接所述CBR稀化电路以及所述RHR状态控制电路，依据第一计数信号计数所述第一刷新操作的执行次数，以产生所述CBR刷新地址。

19.根据权利要求18所述的半导体内存装置，其中所述RHR状态控制电路包括：

RHRSLOT产生电路，基于所述第二时钟产生第三刷新信号，并且依据所述温度信号以及所述第二刷新设定信息调整所述第三刷新信号的输出间隔；以及

RHR稀化电路，耦接所述RHRSLOT产生电路，依据所述第三刷新信号、对应的作用中信号及预充电信号产生所述第二刷新信号。

20.根据权利要求19所述的半导体内存装置，其中所述RHR稀化电路包括：

ACK时钟产生器，依据所述作用中信号、所述预充电信号、所述温度信号以及启动信号产生执行信号；

WL活性时间计数器，耦接所述ACK时钟产生器，对所述执行信号进行计数以产生执行致能信号，并且受控于重置信号而重新计数；

第一反相器，其输入端耦接所述第三刷新信号；

延迟电路，其输入端耦接所述第三刷新信号；

第三与门，其第一输入端耦接所述第一反相器的输出端，其第二输入端耦接所述延迟电路的输出端，其输出端产生所述重置信号；

第二反相器，其输入端耦接所述启动信号；

正反器，其第一控制端耦接所述重置信号，其第二控制端耦接所述第二反相器的输出端；

第三反相器，其输入端耦接所述执行致能信号；

第二与非门，其第一输入端耦接所述第三反相器的输出端，其第二输入端耦接所述正反器的输出端；以及

第四与门，其第一输入端耦接所述第二与非门的输出端，其第二输入端耦接所述第三刷新信号，其输出端产生所述第二刷新信号。

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