KR20090099796A - 리프래쉬 제어 장치 - Google Patents

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Abstract

본 발명은 리프래쉬 명령이 입력되면 뱅크 액티브 신호와 로우 어드레스 신호에 응답하여 모든 뱅크를 동시에 활성화하기 위한 로우 디코딩 신호를 출력하는 로우 디코더와, 상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제어부를 포함하는 리프래쉬 제어 장치에 관한 것이다.
리프래쉬, 뱅크, 센스앰프

Description

리프래쉬 제어 장치 및 방법{REFRESH CONTROLLING APPARATUS AND METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 리프래쉬 제어 장치 및 방법에 관한 것이다.
일반적으로 휘발성 반도체 메모리(DRAM)는 셀의 데이터 손실을 방지하기 위해 리프래쉬(refresh)를 해 주어야 한다.
이는 데이터를 저장하는 단위 셀의 한 구성요소인 셀 커패시터가 이상적인 특성을 지니지 못하는 관계로 저장된 전하가 일정시간이 지나면 누설전류에 의해 외부로 소멸되기 때문이다.
따라서, 저장된 데이터가 완전히 소멸되기 전에 이를 확인하여 재저장시키는 리프레쉬 동작이 필요하다.
도 1 은 종래 기술에 의한 리프래쉬 특성을 설명하기 위한 도면이다.
도 1을 참고하면, 종래 기술에 의한 리프래쉬 방법은 모든 뱅크 동시 리프래 쉬 시 피크(peak) 전류 감소를 위해 리프래쉬 동작시 뱅크별 인에이블 시점을 다르게 하여 동작시킨다.
즉, 종래 기술에 의한 리프래쉬 방법은 모든 뱅크 동시 리프래쉬 시 뱅크별 인에이블 시점을 순차적으로 지연시켜 사용함으로써 피크 전류를 분산시키는 방식이다.
도 2 는 도 1 의 리프래쉬 방식에 따른 피크 전류 특성을 설명하기 위한 도면이다. 도 2 를 참고하면, 리프래쉬 동작시 뱅크별 인에이블 시점을 달리하여 리프래쉬를 수행하므로 피크 전류를 분산시킬 수 있다.
그런데, 이러한 방식은 가장 먼저 인에이블된 뱅크를 제외한 나머지 뱅크는 데이터 리프래쉬 구간이 상대적으로 짧기 때문에 리프래쉬 구간이 짧아지는 정도에 따라 뱅크별 리프래쉬 특성 차이를 유발할 수 있다. 이러한 현상은 오토 리프래쉬 시간을 증가시키고, 노멀 리프래쉬의 경우에도 뱅크별 특성 차이에 대한 리프래쉬 열화 가능성이 존재한다.
따라서, 본 발명은 모든 뱅크 리프래쉬 동작시 피크 전류를 분산시키고, 뱅크별 리프래쉬 특정 차이를 감소시킬 수 있는 리프래쉬 제어 장치 및 방법을 제시한다.
본 발명은 리프래쉬 명령이 입력되면 뱅크 액티브 신호와 로우 어드레스 신호에 응답하여 모든 뱅크를 동시에 활성화하기 위한 로우 디코딩 신호를 출력하는 로우 디코더와, 상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제어부를 포함한다.
그리고, 본 발명은 외부로부터 리프래쉬 명령이 입력되면 워드라인을 선택하기 위한 로우 어드레스 신호를 출력하는 내부 리프래쉬 카운터와, 상기 로우 어드레스 신호와 뱅크 액티브 신호에 응답하여 모든 뱅크를 활성화하기 위한 로우 디코딩 신호를 출력하는 로우 디코더와, 상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제어부와, 상기 센스앰프 인에이블 신호에 응답하여 상기 모든 뱅크를 일정 간격을 두고 순차적으로 리프래쉬하기 위한 센스앰프를 포함한다.
그리고, 본 발명은 모든 뱅크 리프래쉬 커맨드가 입력되면, 뱅크 액티브 신호에 응답하여 모든 뱅크를 동시에 활성화하는 단계와; 상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 인에이블 시키는 단계와; 상기 센스앰프 인에이블 신호에 응답하여 상기 활성화된 뱅크를 각각 일정 간격을 두고 순차적으로 리프래쉬하는 단계;를 포함한다.
이러한 본 발명은 리프래쉬 동작시 모든 뱅크를 동시에 활성화하여 워드라인 인에이블 시점은 모두 동일하게 하고, 센스앰프 인에이블 시점은 차이를 두어 전류 분산 효과를 얻을 수 있다.
또한, 본 발명은 워드라인을 동시에 인에이블 시키므로 특정 뱅크 인에이블에 따른 다른 뱅크로의 영향을 방지할 수 있다.
또한, 본 발명은 센스앰프 인에이블 시점 차이에 의해 센스앰프 동작 이전 델타 전압 차도 뱅크별로 차이가 존재하여 상대적으로 늦게 인에이블되는 뱅크의 리프래쉬 특성을 보상한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 3 은 본 발명에 의한 리프래쉬 동작 특성을 설명하기 위한 도면이다.
도 3 에 도시한 바와 같이, 본 발명은 리프래쉬 동작시 모든 뱅크를 동시에 활성화하여 워드라인 인에이블 시점은 모두 동일하게 하고, 센스앰프 인에이블 시점은 차이를 두어 전류 분산 효과를 얻을 수 있다.
이러한 본 발명은 워드라인을 동시에 인에이블 시키므로 특정 뱅크 인에이블에 따른 다른 뱅크로의 영향을 방지할 수 있고, 센스앰프 인에이블 시점 차이에 의해 센스앰프 동작 이전 델타 전압 차이도 뱅크별로 차이가 존재하여 상대적으로 늦게 인에이블되는 뱅크의 리프래쉬 특성을 보상한다.
도 4 는 본 발명에 의한 리프래쉬 제어 장치의 블럭도이다.
도 4 에 도시한 바와 같이, 본 발명은 외부로부터 리프래쉬(Refresh) 명령이 입력되면 워드라인(WL)을 선택하기 위한 로우 어드레스 신호(Row Address)를 출력하는 내부 리프래쉬 카운터(50)와, 뱅크 액티브 신호(BA<0:3>)와 상기 로우 어드레스 신호(Row Address)에 응답하여 모든 뱅크(40)를 동시에 활성화하기 위한 로우 디코딩 신호를 출력하는 로우 디코더(10)를 포함하여 구성한다.
그리고, 상기 뱅크 액티브 신호(BA<0:3>)와 리프래쉬 신호(Refresh)에 응답하여 뱅크별 센스앰프 인에이블 신호(SA_en<0:3>)를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제어부(20)와, 상기 센스앰프 인에이블 신호(SA_en<0:3>)에 응답하여 상기 로우 디코딩 신호에 의해 활성화된 모든 뱅크(40)를 일정 간격을 두고 순차적으로 리프래쉬하기 위한 센스앰프(30)를 포함하여 구성 한다.
도 5 는 도 4 의 인에이블 신호 제어부의 회로도이다.
도 5 에 도시한 바와 같이, 상기 인에이블 신호 제어부(20)는 상기 뱅크 액티브 신호(BA<0:3>)와 리프래쉬 신호(Refresh)에 응답하여 상기 뱅크별 센스앰프 인에이블 신호(SA_en<0:3>)를 각각 제1 내지 제4지연구간만큼 지연시켜 출력하는 제1 내지 제4 인에이블 신호 생성부(21 내지 24)를 포함하여 구성한다.
여기서, 상기 제1 내지 제4지연구간은 일정 지연구간만큼 순차적으로 증가시켜 구성한다.
즉, 상기 센스앰프 인에이블 신호(SA_en<0:3>)가 상기 제1 내지 제4지연구간만큼 지연되어 순차적으로 출력되도록 구성한다. 이러한 상기 인에이블 신호 생성부(21 내지 24)의 상세 회로 구성은 다음과 같다.
도 6a와 도6d는 도 5 의 인에이블 신호 생성부의 회로도이다.
도 6a에 도시한 바와 같이, 상기 제1인에이블 신호 생성부(21)는 상기 뱅크 액티브 신호(BA<0>)를 제1지연구간만큼 지연시켜 출력하는 제1지연부(211)와, 상기 리프래쉬 신호(Refresh)의 활성화 여부에 따라 상기 뱅크 액티브 신호(BA<0>) 또는 상기 제1지연부(211)의 출력신호를 상기 제1인에이블 신호(SA_en<0>)로 출력하는 제1출력부(212)를 포함하여 구성한다.
상기 제1출력부(212)는 상기 리프래쉬 신호(Refresh)에 응답하여 상기 뱅크 액티브 신호(BA<0>)를 출력하는 제1전달 게이트(TG1)와, 상기 리프래쉬 신호(Refresh)에 응답하여 상기 제1지연부(211)의 출력신호를 출력하는 제2전달 게이 트(TG2)로 구성한다.
도 6b에 도시한 바와 같이, 상기 제2인에이블 신호 생성부(22)는 상기 뱅크 액티브 신호(BA<1>)를 제2지연구간만큼 지연시켜 출력하는 제2지연부(221)와, 상기 리프래쉬 신호(Refresh)의 활성화 여부에 따라 상기 뱅크 액티브 신호(BA<1>) 또는 상기 제2지연부(221)의 출력신호를 상기 제2인에이블 신호(SA_en<1>)로 출력하는 제2출력부(222)를 포함하여 구성한다.
상기 제2출력부(212)는 상기 리프래쉬 신호(Refresh)에 응답하여 상기 뱅크 액티브 신호(BA<1>)를 출력하는 제3전달 게이트(TG3)와, 상기 리프래쉬 신호(Refresh)에 응답하여 상기 제1지연부(221)의 출력신호를 출력하는 제2전달 게이트(TG4)로 구성한다.
도 6c에 도시한 바와 같이, 상기 제3인에이블 신호 생성부(23)는 상기 뱅크 액티브 신호(BA<2>)를 제3지연구간만큼 지연시켜 출력하는 제3지연부(231)와, 상기 리프래쉬 신호(Refresh)의 활성화 여부에 따라 상기 뱅크 액티브 신호(BA<2>) 또는 상기 제3지연부(231)의 출력신호를 상기 제3인에이블 신호(SA_en<2>)로 출력하는 제3출력부(232)를 포함하여 구성한다.
상기 제3출력부(232)는 상기 리프래쉬 신호(Refresh)에 응답하여 상기 뱅크 액티브 신호(BA<2>)를 출력하는 제5전달 게이트(TG5)와, 상기 리프래쉬 신호(Refresh)에 응답하여 상기 제3지연부(231)의 출력신호를 출력하는 제6전달 게이트(TG6)로 구성한다.
도 6d에 도시한 바와 같이, 상기 제4인에이블 신호 생성부(24)는 상기 뱅크 액티브 신호(BA<3>)를 제3지연구간만큼 지연시켜 출력하는 제4지연부(241)와, 상기 리프래쉬 신호(Refresh)의 활성화 여부에 따라 상기 뱅크 액티브 신호(BA<3>) 또는 상기 제3지연부(241)의 출력신호를 상기 제3인에이블 신호(SA_en<3>)로 출력하는 제3출력부(242)를 포함하여 구성한다.
상기 제3출력부(242)는 상기 리프래쉬 신호(Refresh)에 응답하여 상기 뱅크 액티브 신호(BA<3>)를 출력하는 제7전달 게이트(TG7)와, 상기 리프래쉬 신호(Refresh)에 응답하여 상기 제4지연부(241)의 출력신호를 출력하는 제8전달 게이트(TG8)로 구성한다.
도 7 은 도 4 의 센스앰프 회로도이다.
도 7 에 도시한 바와 같이, 센스앰프(40)는 활성화된 워드라인(WL)에 의해 차지(charge) 쉐어링(sharing)된 비트라인(BIT,/BIT)의 전압차(델타V)를 센스앰프 인에이블 신호(SA_en)에 응답하여 센싱을 시작하면서 디벨롭(develop)시켜 셀의 데이터를 리스토어(restore) 한다.
이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다.
도 3 과, 도 4 에 도시한 바와 같이, 본 발명은 외부로부터 리프래쉬(Refresh) 명령이 입력되면 내부 리프래쉬 카운터(50)는 워드라인(WL)을 선택하기 위한 로우 어드레스 신호(Row Address)를 출력한다.
이어서, 로우 디코더(10)는 뱅크 액티브 신호(BA<0:3>)와 상기 로우 어드레스 신호(Row Address)에 응답하여 모든 뱅크(40)를 동시에 활성화하기 위한 로우 디코딩 신호를 출력한다.
이때, 모든 뱅크(40)는 상기 로우 디코딩 신호에 해당하는 워드라인을 활성화시켜 비트라인으로 차지 쉐어링 한다.
이어서, 인에이블 신호 제어부(20)는 상기 뱅크 액티브 신호(BA<0:3>)와 리프래쉬 신호(Refresh)에 응답하여 뱅크별 센스앰프 인에이블 신호(SA_en<0:3>)를 각각 일정 간격을 두고 순차적으로 지연시켜 출력한다.
도 5 내지 도 6d에 도시한 바와 같이, 인에이블 신호 제어부(20)는 제1지연구간 경과 후 제1뱅크의 센스앰프 인에이블 신호(SA_en<0>)를 출력하고, 제2지연구간 경과 후 제2뱅크의 센스앰프 인에이블 신호(SA_en<1>)를 출력하고, 제3지연구간 경과 후 제3뱅크의 센스앰프 인에이블 신호(SA_en<2>)를 출력하고, 제4지연구간 경과 후 제4뱅크의 센스앰프 인에이블 신호(SA_en<3>)를 출력한다.
이어서, 각 뱅크별 센스앰프(30)는 활성화된 워드라인(WL)에 의해 차지(charge) 쉐어링(sharing)된 비트라인(BIT,/BIT)의 전압차(델타V)를 상기 센스앰프 인에이블 신호(SA_en)에 응답하여 센싱을 시작하면서 디벨롭(develop)시켜 셀의 데이터를 리스토어(restore) 한다.
즉, 모든 뱅크는 순차적으로 입력되는 상기 센스앰프 인에이블 신호(SA_en<0:3>)에 의해 일정 간격을 두고 순차적으로 리프래쉬 된다.
이와 같이 본 발명은 리프래쉬 동작시 모든 뱅크를 동시에 활성화하여 워드라인 인에이블 시점은 모두 동일하게 하고, 센스앰프 인에이블 시점은 차이를 두어 전류 분산 효과를 얻을 수 있다.
또한, 본 발명은 워드라인을 동시에 인에이블 시키므로 특정 뱅크 인에이블에 따른 다른 뱅크로의 영향을 방지할 수 있고, 센스앰프 인에이블 시점 차이에 의해 센스앰프 동작 이전 델타 전압 차이도 뱅크별로 차이가 존재하여 상대적으로 늦게 인에이블되는 뱅크의 리프래쉬 특성을 보상한다.
도 1 은 종래 기술에 의한 리프래쉬 특성을 설명하기 위한 도면이다.
도 2 는 도 1 의 리프래쉬 방식에 따른 피크 전류 특성을 설명하기 위한 도면이다.
도 3 은 본 발명에 의한 리프래쉬 동작 특성을 설명하기 위한 도면이다.
도 4 는 본 발명에 의한 리프래쉬 제어 장치의 블럭도이다.
도 5 는 도 4 의 인에이블 신호 제어부의 회로도이다.
도 6a와 도6d는 도 5 의 인에이블 신호 생성부의 회로도이다.
도 7 은 도 4 의 센스앰프 회로도이다.

Claims (19)

  1. 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제어부;를 포함하는 리프래쉬 제어 장치.
  2. 제 1 항에 있어서,
    상기 센스앰프 인에이블 신호에 응답하여 활성화된 모든 뱅크를 일정 간격을 두고 순차적으로 리프래쉬하기 위한 센스앰프;를 더 포함하는 리프래쉬 제어 장치.
  3. 제 1 항에 있어서,
    상기 인에이블 신호 제어부는
    상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 상기 뱅크별 센스앰프 인에이블 신호를 각각 제1 내지 제4지연구간만큼 지연시켜 출력하는 제1 내지 제4 인에이블 신호 생성부;
    를 포함하는 리프래쉬 제어 장치.
  4. 제 3 항에 있어서,
    상기 제1 내지 제4 인에이블 신호 생성부는
    상기 뱅크 액티브 신호를 각각 제1 내지 제4지연구간만큼 지연시켜 출력하는 지연부와;
    상기 리프래쉬 신호 활성화 시, 상기 지연부의 출력신호를 각각 제1 내지 제4 센스앰프 인에이블 신호로 출력하는 출력부;
    를 포함하는 리프래쉬 제어 장치.
  5. 제 4 항에 있어서,
    상기 제1 내지 제4지연구간은 일정 지연구간만큼 순차적으로 증가시켜 구성한 리프래쉬 제어 장치.
  6. 외부로부터 리프래쉬 명령이 입력되면 워드라인을 선택하기 위한 로우 어드레스 신호를 출력하는 내부 리프래쉬 카운터와;
    상기 로우 어드레스 신호와 뱅크 액티브 신호에 응답하여 모든 뱅크를 활성화하기 위한 로우 디코딩 신호를 출력하는 로우 디코더와;
    상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 지연시켜 출력하는 인에이블 신호 제 어부와;
    상기 센스앰프 인에이블 신호에 응답하여 상기 모든 뱅크를 일정 간격을 두고 순차적으로 리프래쉬하기 위한 센스앰프;
    를 포함하는 리프래쉬 제어 장치.
  7. 제 6 항에 있어서,
    상기 인에이블 신호 제어부는
    상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 상기 뱅크별 센스앰프 인에이블 신호를 각각 제1 내지 제4지연구간만큼 지연시켜 출력하는 제1 내지 제4 인에이블 신호 생성부;
    를 포함하는 리프래쉬 제어 장치.
  8. 제 7 항에 있어서,
    상기 제1인에이블 신호 생성부는
    상기 뱅크 액티브 신호를 상기 제1지연구간만큼 지연시켜 출력하는 제1지연부와;
    상기 리프래쉬 신호의 활성화 여부에 따라 상기 뱅크 액티브 신호 또는 상기 제1지연부의 출력신호를 상기 제1인에이블 신호로 출력하는 제1출력부;
    를 포함하는 리프래쉬 제어 장치.
  9. 제 8 항에 있어서,
    상기 제1출력부는 상기 리프래쉬 신호에 응답하여 상기 뱅크 액티브 신호를 출력하는 제1전달 게이트와;
    상기 리프래쉬 신호에 응답하여 상기 제1지연부의 출력신호를 출력하는 제2전달 게이트;
    를 포함하는 리프래쉬 제어 장치.
  10. 제 7 항에 있어서,
    상기 제2인에이블 신호 생성부는
    상기 뱅크 액티브 신호를 상기 제2지연구간만큼 지연시켜 출력하는 제2지연부와;
    상기 리프래쉬 신호의 활성화 여부에 따라 상기 뱅크 액티브 신호 또는 상기 제2지연부의 출력신호를 상기 제2인에이블 신호로 출력하는 제2출력부;
    를 포함하는 리프래쉬 제어 장치.
  11. 제 10 항에 있어서,
    상기 제2출력부는 상기 리프래쉬 신호에 응답하여 상기 뱅크 액티브 신호를 출력하는 제3전달 게이트와;
    상기 리프래쉬 신호에 응답하여 상기 제2지연부의 출력신호를 출력하는 제4전달 게이트;
    를 포함하는 리프래쉬 제어 장치.
  12. 제 7 항에 있어서,
    상기 제3인에이블 신호 생성부는
    상기 뱅크 액티브 신호를 상기 제3지연구간만큼 지연시켜 출력하는 제3지연부와;
    상기 리프래쉬 신호의 활성화 여부에 따라 상기 뱅크 액티브 신호 또는 상기 제3지연부의 출력신호를 상기 제3인에이블 신호로 출력하는 제3출력부;
    를 포함하는 리프래쉬 제어 장치.
  13. 제 12 항에 있어서,
    상기 제3출력부는 상기 리프래쉬 신호에 응답하여 상기 뱅크 액티브 신호를 출력하는 제5전달 게이트와;
    상기 리프래쉬 신호에 응답하여 상기 제3지연부의 출력신호를 출력하는 제6전달 게이트;
    를 포함하는 리프래쉬 제어 장치.
  14. 제 7 항에 있어서,
    상기 제4인에이블 신호 생성부는
    상기 뱅크 액티브 신호를 상기 제4지연구간만큼 지연시켜 출력하는 제4지연부와;
    상기 리프래쉬 신호의 활성화 여부에 따라 상기 뱅크 액티브 신호 또는 상기 제4지연부의 출력신호를 상기 제4인에이블 신호로 출력하는 제4출력부;
    를 포함하는 리프래쉬 제어 장치.
  15. 제 14 항에 있어서,
    상기 제4출력부는 상기 리프래쉬 신호에 응답하여 상기 뱅크 액티브 신호를 출력하는 제7전달 게이트와;
    상기 리프래쉬 신호에 응답하여 상기 제4지연부의 출력신호를 출력하는 제8전달 게이트;
    를 포함하는 리프래쉬 제어 장치.
  16. 제 7 항에 있어서,
    상기 제1 내지 제4지연구간은 일정 지연구간만큼 순차적으로 증가시켜 구성한 리프래쉬 제어 장치.
  17. 모든 뱅크 리프래쉬 커맨드가 입력되면,
    뱅크 액티브 신호에 응답하여 모든 뱅크를 동시에 활성화하는 단계와;
    상기 뱅크 액티브 신호와 리프래쉬 신호에 응답하여 뱅크별 센스앰프 인에이블 신호를 각각 일정 간격을 두고 순차적으로 인에이블 시키는 단계와;
    상기 센스앰프 인에이블 신호에 응답하여 상기 활성화된 뱅크를 각각 일정 간격을 두고 순차적으로 리프래쉬하는 단계;
    를 포함하는 리프래쉬 제어 방법.
  18. 제 17 항에 있어서,
    상기 모든 뱅크가 활성화되면, 각각의 뱅크는 입력되는 로우 어드레스에 대응하는 워드라인을 활성화하여 차지 쉐어링을 수행하는 리프래쉬 제어 방법.
  19. 제 18 항에 있어서,
    상기 특정 뱅크의 센스앰프가 인에이블되면 해당 뱅크는 상기 센스앰프를 이용하여 리프래쉬를 수행하고, 센스앰프가 인에이블되지 않은 나머지 뱅크는 차지 쉐어링을 계속해서 수행하는 리프래쉬 제어 방법.
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