JP2009266370A - 半導体メモリ装置及びその動作方法 - Google Patents

Abstract

【課題】アクセス性能を向上させることができる半導体メモリ装置及びその動作方法を提供する。
【解決手段】複数のバンクを有する複数のバンクグループを含むセルアレイと、第１アクセス時間情報を格納するモードレジスタセットと、バンクアドレスをデコーディングしてバンクを選択するバンクデコーダと、可変である第１アクセス時間を周期として同一のバンクグループにアクセスするための命令を受信する制御信号発生器と、選択されたバンクに対してデータの書込み及び読出しを実行するセンスアンプとを有し、制御信号発生器は、命令、バンクアドレス、デコーディングされたバンクアドレス、及び第１アクセス時間情報に応答して第１アクセス時間に対応するパルス幅を有する制御信号を発生し、センスアンプは、制御信号に応答して第１アクセス時間に対応するパルス幅を有するように書込み及び読出しされるデータのパルス幅を調節する。
【選択図】 図１

Description

本発明は、半導体メモリ装置に関し、より詳細には、アクセス性能を向上させることができる半導体メモリ装置及びその動作方法に関する。

半導体メモリ装置は、広くは揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ）に分けられる。

揮発性半導体メモリ装置は、読み出し及び書き込みの速度が速いが、外部からの電源供給が断たれると格納された内容が消えてしまう短所がある。揮発性半導体メモリ装置は、また、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＤＲＡＭと称する）とスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＳＲＡＭと称する）に分けられる。ＤＲＡＭは、よく知らせているように、格納されたデータを維持するためにリフレッシュ動作を実行する。ＳＲＡＭは、電源が供給される間にリフレッシュ動作を実行しなくても格納されたデータを維持する。

近年、電子システムを構成する半導体メモリ装置の動作速度は高速化されている。外部システムクロックに同期して、数百ＭＨｚの周波数で動作する高速メモリ装置の一例に、同期式ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＳＤＲＡＭと称する）装置がある。ＳＤＲＡＭの読出し／書込みに関する全ての命令語の動作は、外部システムクロック信号に同期して動作するように設計される。

ＳＤＲＡＭは、シングルデータレイトＳＤＲＡＭのＳＤＲ ＳＤＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：以下、ＳＤＲ ＳＤＲＡＭと称する）とダブルデータレイトＳＤＲＡＭのＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：以下、ＳＤＲＡＭと称する）に区分される。
ＤＤＲ ＳＤＲＡＭは、ＳＤＲ ＳＤＲＡＭに比べてデータ転送帯域が２倍に広いＲＡＭである。最近では、高速化されたＤＤＲ２及びＤＤＲ３次世代汎用ＤＲＡＭが開発されて使われている。

ＤＲＡＭは複数のバンクで構成され、バンクは各々行及び列の交差点に配列された複数のメモリセルを含む。
一般にＤＲＡＭのアクセス動作は、二つ以上のバンクをグループにし、グループ単位に実行される。各々のバンクグループは、別途のＤＲＡＭのように別に動作されることによって、ＤＲＡＭ動作の高速化が具現される。

バンクグループのアクセス動作は、ｔＣＣＤ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｔｏ Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ Ｄｅｌａｙ：カラムアドレスが印加された後に遅延される時間）を有する。例えば、ｔＣＣＤが２クロック（２ｔＣＫ）に設定される場合、バンクグループをアクセスするための命令がＤＲＡＭに転送され、２クロック（２ｔＣＫ）後に、バンクグループをアクセスするための命令が転送される。
即ち、命令は２クロック周期に入力される。バンクグループをアクセスするための命令が転送された後に選択されたバンクに対するアクセスが実行され、入／出力データ信号ＤＱは２クロックのパルスを有する。選択されたバンクグループをアクセスした後に、同一のバンクグループまたは異なるバンクグループをアクセスすることができる（例えば、特許文献１〜３参照）。

上述のように、近年のＤＲＡＭの動作は高速化されてきている。従って、ＤＲＡＭは高い動作周波数を有する。動作周波数が高いほどクロックの幅も狭くなるので、ｔＣＣＤの幅も狭くなる。また、ｔＣＣＤの幅が狭くなるので、入／出力データＤＱのパルス幅も狭くなる。このような条件下で同一のバンクグループに連続にアクセスする場合、ジッタ（Ｊｉｔｔｅｒ）及びノイズの影響によって、入／出力データＤＱのマージンが十分に確保されない問題点がある。

このような問題点を解決するために、充分のマージンを確保するようにｔＣＣＤを大きい値に固定する。例えば、２クロック（２ｔＣＫ）のｔＣＣＤを４クロック（４ｔＣＫ）のｔＣＣＤに設定する。しかし、ｔＣＣＤを４クロック（４ｔＣＫ）に固定する場合、バンクグループのアクセスのための遅延時間が増える。例えば、２クロック周期に命令が入力される場合、４クロック間に３個の命令を受信する。

しかし、４クロック周期に命令が入力される場合、４クロック間に２個の命令を受信する。また、ＤＲＡＭは、ｔＣＣＤが４クロック、４ｔＣＫに固定される場合、４クロック周期に入力される命令を処理するように設定されているので、２クロックまたは３クロック周期に入力される命令は処理することができない。結果的に、高い周波数でｔＣＣＤを大きい値に固定する場合、半導体メモリ装置のアクセス性能が低下されるという問題がある。

韓国特許出願公開第２０００−０６２０９９号明細書 韓国特許出願公開第２００５−０５５２２７号明細書 韓国特許出願公開第１９９９−００４１０５号明細書

そこで、本発明は上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、アクセス性能を向上させることができる半導体メモリ装置及びその動作方法を提供することにある。

上記目的を達成するためになされた本発明による半導体メモリ装置の動作方法は、セルアレイを含む半導体メモリ装置の動作方法において、可変であるアクセス時間を周期として前記セルアレイに対する書込み及び読出し命令を受信する段階と、前記アクセス時間の周期に対応して書込み及び読出しデータのパルス幅を調節する段階とを有することを特徴とする。

上記目的を達成するためになされた本発明による半導体メモリ装置は、複数のバンクを有する複数のバンクグループを含むセルアレイと、第１アクセス時間情報を格納するモードレジスタセットと、バンクアドレスをデコーディングして前記バンクを選択するバンクデコーダと、可変である第１アクセス時間を周期として同一のバンクグループにアクセスするための命令（ｃｏｍｍａｎｄ）を受信する制御信号発生器と、前記選択されたバンクに対してデータの書込み及び読出しを実行するセンスアンプとを有し、前記制御信号発生器は、前記命令、前記バンクアドレス、前記デコーディングされたバンクアドレス、及び前記第１アクセス時間情報に応答して前記第１アクセス時間に対応するパルス幅を有する制御信号を発生し、前記センスアンプは、前記制御信号に応答して前記第１アクセス時間に対応するパルス幅を有するように書込み及び読出しされるデータのパルス幅を調節することを特徴とする。

前記第１アクセス時間は、動作周波数が高いほど長くなることが好ましい。
異なるバンクグループにアクセスするための命令は、第２アクセス時間を周期として入力し、前記第１アクセス時間は、前記第２アクセス時間より長いか、或いは同一であることが好ましい。
前記第１アクセス時間が前記第２アクセス時間の２倍数の場合、前記異なるバンクグループをアクセスするための命令は、前記同一のバンクグループにアクセスするための命令を受信する前に入力されることが好ましい。
前記制御信号発生器は、前記命令、前記バンクアドレス、及び前記デコーディングされたバンクアドレスに応答してフリー制御信号を発生する制御信号発生部と、前記フリー制御信号及び前記第１アクセス時間情報に応答して前記第１アクセス時間に対応するパルス幅を有する制御信号を生成するパルス幅調節部とを含むことが好ましい。
前記制御信号発生部は、前記命令及び前記バンクアドレスに応答して前記バンクグループに各々対応するデコーディングされた命令を生成する命令デコーダと、前記バンクグループの各々に対応し、対応してデコーディングされた命令に応答して各々マスタ信号を発生するマスタ信号発生器と、前記バンクの各々対応し、対応してデコーディングされたバンクアドレスビットに各々応答してバンク情報を生成するバンク情報発生器とを含み、前記バンク情報発生器は、バンク情報と対応するマスタ信号発生器から提供されるマスタ信号とを組み合わせてフリー制御信号を生成することが好ましい。

前記パルス幅調節部は、内部クロックに同期して各々信号を出力する複数のフリップフロップと、第１アクセス時間情報に応答して第１フリップフロップを除外した前記複数のフリップフロップから出力される信号のうちから一つを選択するマルチプレックサと、セット端子に前記第１フリップフロップの出力を、そしてリセット端子に前記マルチプレックサによって選択されたフリップフロップから出力された信号を受信するＳＲラッチとを含み、前記第１フリップフロップは、前記フリー制御信号を受信して、前記第１フリップフロップ以外のフリップフロップは、各々前段のフリップフロップの出力を受信することが好ましい。
前記センスアンプは、データパルス調節回路を含み、前記データパルス調節回路は、前記制御信号に応答して前記第１アクセス時間に対応するパルス幅を有するように書込み及び読出しされるデータのパルス幅を調節することが好ましい。
前記データパルス調節回路は、書込み及び読出しされるデータが提供されるインバータと、前記制御信号によって活性化される電送ゲートと、ラッチ回路とを含み、前記活性化される電送ゲートは、前記インバータから提供されるデータを前記ラッチ回路に提供し、前記ラッチ回路は、前記電送ゲートが活性化している間、前記電送ゲートを通じて提供されるデータをラッチすることが好ましい。

本発明に係る半導体メモリ装置及びその動作方法によれば、可変する第１アクセス時間によって命令を受信しても、同一のバンクグループに対する正常なアクセス動作を実行することができるので、従って、半導体メモリ装置のアクセス性能が向上するという効果がある。

本発明の実施形態に係る半導体メモリ装置のブロック図である。 第１アクセス時間によって入力される命令を示す図である。 第１アクセス時間によって入力される命令を示す図である。 第１アクセス時間によって入力される命令を示す図である。 図１に示したモードレジスタセットの構成を示す図である。 図１に示した制御信号発生器の制御信号発生部の構成を示すブロック図である。 図１に示した制御信号発生器のパルス幅調節部の構成を示すブロック図である。 他の実施形態による制御信号発生器の制御信号発生部の構成を示すブロック図である。 図１に示したデータパルス調節回路の構成を示す回路図である。 本発明の実施形態による半導体メモリ装置のアクセス動作方法を説明するためのフローチャートである。

次に、本発明に係る半導体メモリ装置及びその動作方法を実施するための形態の具体例を図面を参照しながら説明する。

図１は、本発明の実施形態に係る半導体メモリ装置のブロック図である。
図１を参照すると、本発明の実施形態に係る半導体メモリ装置１００は、セルアレイ１１０と、行デコーダ１２０と、列デコーダ１３０と、バンクデコーダ１４０と、センスアンプ１５０と、入／出力装置１６０と、モードレジスタセット１７０と、制御信号発生器１８０とを含む。

セルアレイ１１０は、複数のバンクＢａｎｋ１〜ＢａｎｋＮで構成され、複数のバンクＢａｎｋ１〜ＢａｎｋＮは、各々の行と、列の交差領域に配列された複数のメモリセルとを含む。
アドレス（Ａｄｄｒｅｓｓ）は、バンクアドレス（Ｂａｎｋ Ａｄｄｒ）と、行アドレス（Ｒｏｗ Ａｄｄｒ）と、列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒ）とを含む。アドレスは、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）１７０に提供される。また、バンクアドレス（Ｂａｎｋ Ａｄｄｒ）はバンクデコーダ１４０に、行アドレス（Ｒｏｗ Ａｄｄｒ）は行デコーダ１２０に、そして列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒ）は列デコーダ１３０に提供される。

バンクデコーダ１４０は、バンクアドレスに応答してバンクを選択する。また、バンクデコーダ１４０は、デコーディングされたバンクアドレスを制御信号発生器１８０に提供する。
行デコーダ１２０と列デコーダ１３０は、外部から印加される命令（Ｃｏｍｍａｎｄ）と行及び列アドレスに応答してメモリセルの位置を選択する機能を実行する。

命令は、ローアドレスストローブ信号（ＲＡＳ：Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、カラムアドレスストローブ信号（ＣＡＳ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ライトイネーブル信号（ＷＥ：Ｗｒｉｔｅ Ｅｎａｂｌｅ）、チップ選択信号（ＣＳ：Ｃｈｉｐ Ｓｅｌｅｃｔ Ｓｉｇｎａｌ）などで、メモリ装置の動作においてローアクセス（Ｒｏｗ Ａｃｃｅｓｓ）とカラムアクセス（Ｃｏｌｕｍｎ Ａｃｃｅｓｓ）を担当する命令を意味する。

ｔＣＣＤ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｔｏ Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ Ｄｅｌａｙ：カラムアドレスが印加された後に遅延される時間）は、選択されたバンクグループのアクセス後に同一のバンクグループにアクセスするためのｔＣＣＤＬ（以下、第１アクセス時間と称する）、及び選択されたバンクグループのアクセス後に異なるバンクグループにアクセスするためのｔＣＣＤＳ（以下、第２アクセス時間と称する）に区分される。

第１アクセス時間ｔＣＣＤＬは、第２アクセス時間ｔＣＣＤＳより長い、或いは同一である。第１アクセス時間ｔＣＣＤＬは、動作周波数によって可変であり、第２アクセス時間ｔＣＣＤＳは、固定されている。
動作周波数が高いほど第１アクセス時間ｔＣＣＤＬは、長くなる。バンクにアクセスするための命令は、第１アクセス時間ｔＣＣＤＬまたは第２アクセス時間ｔＣＣＤＳを有するクロック周期で入力されるはずであり、第１アクセス時間ｔＣＣＤＬ及び第２アクセス時間ｔＣＣＤＳはユーザーによって設定される。

ローアドレスストローブ信号ＲＡＳが活性化されると同時に行アドレスが入力され、受信した行アドレスは、行デコーダ１２０によってデコーディングされる。デコーディングされた行アドレスによって複数個のセルが活性化されると、メモリセル内に格納された小さなデータの信号は、センスアンプ１５０の動作によって増幅される。即ち、センスアンプ１５０は、増幅されたデータを格納したまま読み出し動作、或いは書き込み動作を待つデータキャッシュの機能を実行する。

読み出し動作時、カラムアドレスストローブ信号ＣＡＳが活性化されると、同時に列アドレスがデコーディングされる。デコーディングされた列アドレスによってデータキャッシュの機能を実行中であるセンスアンプ１５０は、増幅されたデータを入／出力装置１６０に提供する。
入／出力装置１６０は、予めに決められた時間後にデータを出力する。結果的に、行デコーダ１２０及び列デコーダ１３０によって選択されたメモリセルに格納されたデータは、センスアンプ１５０によって読み出し（Ｒｅａｄ）され、読み出されたデータは、入／出力装置１６０を通じて外部に出力される。

書き込み動作時、入／出力装置１６０を通じて入力されたデータは、センスアンプ１５０を通じて列デコーダ１３０及び行デコーダ１２０によって選択されたメモリセルに格納される。
モードレジスタセット１７０は、メモリ動作に関するモードデータを格納するモードレジスタを含む。（モードレジスタの詳細は図５に関して後述する。）
受信したアドレスに応答してモードレジスタにモードデータが書き込まれる。モードデータは、第１アクセス時間情報を含む。第１アクセス時間情報は、制御信号発生器１８０に提供される。

制御信号発生器１８０は、外部から入力された命令ＣＭＤと、バンクアドレスと、デコーディングされたバンクアドレスと、第１アクセス時間情報とに応答して第１アクセス時間ｔＣＣＤＬに対応するパルス幅を有する制御信号を発生する。
即ち、同一のバンクグループをアクセスするための制御信号のパルス幅は、制御信号発生器１８０によって可変する第１アクセス時間ｔＣＣＤＬに対応するパルス幅に調節される。発生した制御信号は、書き込み及び読み出し動作のための制御信号として各回路に提供される。

センスアンプ１５０は、データパルス幅調節回路１５１を含む。
データパルス幅調節回路１５１は、同一のバンクグループに対するアクセスが実行される場合、制御信号発生器１８０から制御信号が提供される。センスアンプ１５０は、制御信号に応答して書き込み又は読み出されるデータのパルス幅を可変する第１アクセス時間ｔＣＣＤＬに対応してパルス幅に調節する。

上述した動作によれば、第１アクセス時間ｔＣＣＤＬが可変である場合、同一のバンクにアクセスするための制御信号のパルス幅は、変化した第１アクセス時間ｔＣＣＤＬに対応されるように調節される。また、書き込み又は読み出されるデータのパルス幅は、変化した第１アクセス時間ｔＣＣＤＬに対応したパルス幅に調節される。

従って、本発明の実施形態による半導体メモリ装置１００は、変化した第１アクセス時間ｔＣＣＤＬによって命令を受信しても、同一のバンクグループに対する正常なアクセス動作を実行する。その結果、半導体メモリ装置１００のアクセス性能は向上する。

図２〜図４は、第１アクセス時間によって入力される命令を示す図である。
以下、セルアレイ１１０は、８個のバンクＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１、Ｄ０、Ｄ１を含み、順次に２個のバンクが第１〜第４バンクグループに各々構成されると仮定する。
即ち、第１バンクグループはバンクＡ０、Ａ１、第２バンクグループはバンクＢ０、Ｂ１、第３バンクグループはバンクＣ０、Ｃ１、そして第４バンクグループはバンクＤ０、Ｄ１に構成される。

第１アクセス時間ｔＣＣＤＬは、２クロック（２ｔＣＫ）から４クロック（４ｔＣＫ）に変化し、動作周波数が高いほど第１アクセス時間ｔＣＣＤＬは長くなるように設定する。第２アクセス時間ｔＣＣＤＳは、２クロック（２ｔＣＫ）に固定されるように設定する。
以上のような条件は、一つの実施形態に過ぎず、ユーザーによって多様な設定をなすことができる。例えば、セルアレイ１１０は、２個のバンクに構成された８個のバンクグループを含むことができ、第１アクセス時間ｔＣＣＤＬの可変することができるクロック数の範囲もより広くすることができる。

図２は、第１アクセス時間ｔＣＣＤＬが２クロック（２ｔＣＫ）の場合を示したものであり、第１アクセス時間ｔＣＣＤＬが２クロック（２ｔＣＫ）の場合、同一のバンクグループにアクセスするための命令は２クロック周期で入力される。
図３は、第１アクセス時間ｔＣＣＤＬが３クロック（３ｔＣＫ）の場合を示したものであり、第１アクセス時間ｔＣＣＤＬが３クロック（３ｔＣＫ）の場合、同一のバンクグループにアクセスするための命令は３クロック周期で入力される。
図４は、第１アクセス時間ｔＣＣＤＬが４クロック（４ｔＣＫ）の場合を示したものであり、第１アクセス時間ｔＣＣＤＬが４クロック（４ｔＣＫ）の場合、同一のバンクグループにアクセスするための命令は４クロック周期で入力される。図２〜図４に示した命令はカラムアドレスストローブ信号ＣＡＳである。

図２を参照すると、第１バンクグループのバンクＡ０にアクセスするための命令が入力される。入力された命令によって第１バンクグループのバンクＡ０に対するアクセスが実行される。第１バンクグループのバンクＡ０に対するアクセスが実行され、２クロック（２ｔＣＫ）後に同じ第１バンクグループのバンクＡ１に対するアクセスを実行するための命令が入力される。即ち、同一のバンクグループにアクセスするための命令は２クロック周期で入力される。

第１バンクグループのバンクＡ１に対するアクセスが実行され、２クロック（２ｔＣＫ）後に異なるバンクグループである第２バンクグループのバンクＢ０に対するアクセスを実行するための命令が入力される。即ち、異なるバンクグループをアクセスするための命令は２クロック周期で入力される。

図３を参照すると、第１バンクグループのバンクＡ０をアクセスするための命令が入力される。入力された命令によって第１バンクグループのバンクＡ０に対するアクセスが実行される。第１バンクグループのバンクＡ０に対するアクセスが実行され、３クロック（３ｔＣＫ）後に同じ第１バンクグループのバンクＡ１に対するアクセスを実行するための命令が入力される。従って、第１バンクグループのバンクＡ１に対するアクセスが実行される。

次に入力される命令は、異なるバンクグループをアクセスするための命令である。第２アクセス時間ｔＣＣＤＳは、２クロック（２ｔＣＫ）に固定されている。従って、第１バンクグループのバンクＡ１に対するアクセスが実行され、２クロック（２ｔＣＫ）周期後に異なるバンクグループである第２バンクグループのバンクＢ０に対するアクセスを実行するための命令が入力される。以後、同一のバンクグループに対するアクセス命令は、３クロック周期に、そして異なるバンクグループに対するアクセスを実行するための命令は、２クロック周期に入力される。

図４を参照すると、第１バンクグループのバンクＡ０をアクセスするための命令が入力される。入力された命令によって第１バンクグループのバンクＡ０に対するアクセスが実行される。第１アクセス時間ｔＣＣＤＬが４クロック（４ｔＣＫ）であり、第２アクセス時間ｔＣＣＤＳが２クロック（２ｔＣＫ）である。即ち、第１アクセス時間ｔＣＣＤＬは、第２アクセス時間ｔＣＣＤＳの２倍数である。

このような場合、同じバンクグループである第１バンクグループのバンクＡ１にアクセスするための命令が入力される前に異なるバンクグループである第２バンクグループのバンクＢ０にアクセスするための命令が入力されうる。第２アクセス時間ｔＣＣＤＳが２クロック（２ｔＣＫ）であるので、第２バンクグループのバンクＢ０にアクセスするための命令は、２クロック周期で入力される。

以後、同一のバンクグループに対するアクセス命令は、４クロック周期で入力され、異なるバンクグループに対するアクセス命令は、２クロック周期で入力される。また、同一のバンクグループに対するアクセス命令が入力される前に異なるバンクグループに対するアクセス命令が入力されうる。
結果的に、外部から提供される同一のバンクグループにアクセスするための命令は、可変である第１アクセス時間ｔＣＣＤＬを周期に入力される。

図５は、図１に示したモードレジスタセット１７０の構成を示す図である。
図５を参照すると、モードレジスタセット１７０は、アドレスに対応するモードレジスタを含む。図５に示したモードレジスタは、アドレスに各々対応するように示した。
モードレジスタは、ユーザーによってセッティングされ、メモリ動作に関するモードを設定するためのモードデータを格納する。例えば、アドレスＡ０、Ａ１に対応するモードレジスタは、リフレッシュモードを設定するための値にセッティングされる。

アドレスビットＡ１１及びＡ１０（［Ａ１１：Ａ１０］）に対応するモードレジスタは、同一のバンクグループにアクセスするためのアクセス時間情報を格納する。図５に示したように、アドレス［Ａ１１：Ａ１０］に対応するモードレジスタに格納されたモードデータが‘００’及び‘０１’の場合、第１アクセス時間ｔＣＣＤＬは第２アクセス時間ｔＣＣＤＳと同一である。第２アクセス時間ｔＣＣＤＳは、２クロック（２ｔＣＫ）に固定されているので、第１アクセス時間ｔＣＣＤＬは２クロック周期になる。このような場合、外部から提供される同一のバンクグループにアクセスするための命令は、図２に示したように２クロック周期で入力される。

アドレス［Ａ１１：Ａ１０］に対応するモードレジスタに格納されたモードデータが‘１０’の場合、第１アクセス時間ｔＣＣＤＬは４クロック（４ｔＣＫ）である。このような場合、外部から提供される同一のバンクグループにアクセスするための命令は、図４に示したように４クロック周期で入力される。また、上述のように、同一のバンクグループにアクセスするための命令が入力される前に２クロック周期で異なるバンクグループにアクセスするための命令を入力することもできる。

アドレス［Ａ１１：Ａ１０］に対応するモードレジスタに格納されたモードデータが‘１１’の場合、第１アクセス時間ｔＣＣＤＬは３クロック（３ｔＣＫ）である。このような場合、外部から提供される同一のバンクグループにアクセスするための命令は３クロック周期で入力される。
アドレス［Ａ１１：Ａ１０］に対応するモードレジスタに格納されたモードデータは、異なる設定にすることもできる。アドレス［Ａ１１：Ａ１０］に対応するモードレジスタに格納されたモードデータは、制御信号発生器１８０に提供される。

図６は、図１に示した制御信号発生器の制御信号発生部の構成を示すブロック図であり、図７は、図１に示した制御信号発生器のパルス幅調節部の構成を示すブロック図である。
図６及び図７を参照すると、制御信号発生器１８０は、図６に示した制御信号発生部１８１及び図７に示したパルス幅調節部１８２を含む。

制御信号発生部１８１は、命令デコーダ１０と、マスタ信号発生器２０＿１〜２０＿Ｌと、バンク情報発生器３０＿１〜３０＿Ｍとを含む。
マスタ信号発生器２０＿１〜２０＿Ｌは、バンクグループに各々対応し、バンク情報発生器３０＿１〜３０＿Ｍは、バンクに各々対応する。

セルアレイ１１０は、２個のバンクで各々構成された第１〜第４バンクグループで構成されると仮定したので、以下、マスタ信号発生器２０＿１〜２０＿Ｌは、第１〜第４バンクグループに各々対応するように４個のマスタ信号発生器２０＿１〜２０＿４で構成されると仮定する。
また、バンク情報発生器３０＿１〜３０＿Ｍは、８個のバンクに各々対応するように８個のバンク情報発生器３０＿１〜３０＿８に構成されると仮定する。

パルス幅調節部１８２は、フリップフロップ４０＿１〜４０＿５と、３入力マルチプレックサ５０と、ＳＲラッチ６０とを含む。パルス幅調節部１８２の構成は、第１アクセス時間ｔＣＣＤＬが２クロック周期から４クロック周期まで可変する場合を例にしたものである。

以下、上述した条件の下での制御信号発生部１８１及びパルス幅調節部１８２の動作を説明する。
制御信号発生部１８１は、外部から提供された命令と、バンクアドレス（Ｂａｎｋ Ａｄｄｒ）と、デコーディングされたバンクアドレスとに応答してフリー制御信号を発生させる。発生したフリー制御信号は、パルス幅調節部１８２に提供される。パルス幅調節部１８２は、フリー制御信号及び第１アクセス時間情報に応答して可変する第１アクセス時間ｔＣＣＤＬに対応するパルス幅を有する制御信号を生成する。

制御信号発生部１８１の命令デコーダ１０は、外部から提供された命令をデコーディングする。また、命令デコーダ１０は、バンクアドレスに応答して、バンクグループに対応するデコーディングされた命令を各々対応するマスタ信号発生器２０＿１〜２０＿４に提供する。
即ち、第１〜第４バンクグループに対応するデコーディングされた命令が各々第１〜第４マスタ信号発生器２０＿１〜２０＿Ｎに提供される。例えば、入力された命令が第１バンクグループにアクセスするための命令の場合、命令デコーダ１０は、バンクアドレスに応答して活性化したデコーディングされた命令を第１バンクグループに対応する第１マスタ信号発生器２０＿１に提供する。

また、命令デコーダ１０は、バンクアドレスに応答して、非活性であるデコーディングされた命令を第２乃至第４バンクグループに対応する第２乃至第４マスタ信号発生器２０＿２〜２０＿４に各々提供する。

第１〜第４マスタ信号発生器２０＿１〜２０＿４は、各々第１〜第４バンクグループに対応するマスタ信号を発生させる。マスタ信号は、各々対応する第１〜第４バンクグループへのアクセスを制御するための信号である。上述した条件によると、第１マスタ信号発生器２０＿１は、活性化したマスタ信号を発生する。

バンク情報発生器３０＿１〜３０＿８は、バンクに各々対応するので、各々順次に２個ずつ第１〜第４バンクグループに各々対応させることができる。
即ち、第１及び第２バンク情報発生器３０＿１、３０＿２は第１バンクグループに、第３及び第４バンク情報発生器３０＿３、３０＿４は第２バンクグループに、第５及び第６バンク情報発生器３０＿５、３０＿６は第３バンクグループに、そして第７及び第８バンク情報発生器３０＿７、３０＿８は第４バンクグループに対応する。従って、第１マスタ信号発生器２０＿１で生成されたマスタ信号は、第１及び第２バンク情報発生器３０＿１、３０＿２に提供される。また、第２〜第４マスタ信号発生器２０＿２〜２０＿４で生成されたマスタ信号も各々対応する第３〜第８バンク情報発生器３０＿３〜３０＿８に提供される。

バンク情報発生器３０＿１〜３０＿８は、バンクデコーダ１４０からデコーディングされたバンクアドレスが提供される。セルアレイ１１０が８個のバンクに構成されるのでデコーディングされたバンクアドレスは８ビットであり、各々のビットは、対応するバンク情報発生器３０＿１〜３０＿８に提供される。
バンク情報発生器３０＿１〜３０＿８は、対応するデコーディングされたバンクアドレスビットに各々応答してバンク情報を生成する。バンク情報は、どのバンクにアクセスするのかを教える情報である。また、バンク情報発生器３０＿１〜３０＿８は、バンク情報と対応するマスタ信号発生器２０＿１〜２０＿４から提供されるマスタ信号とを組み合わせて選択されたバンクにアクセスするためのフリー制御信号を生成する。

例えば、メモリ装置に第１グループの第１バンクをアクセスするためのアドレス及び命令が提供された場合、第１及び第２バンク情報発生器３０＿１、３０＿２は、第１マスタ信号発生器２０＿１から活性化したマスタ信号が提供される。
また、デコーディングされたバンクアドレスビットのうち、第１バンク情報発生器３０＿１に提供されるビットは活性化状態である。第２乃至第８バンク情報発生器３０＿２〜３０＿８に提供されるビットは、非活性化状態である。
このような条件下で第１バンク情報発生器３０＿１は、活性化したフリー制御信号を発生させ、第２〜第８バンク情報発生器３０＿２〜３０＿８は、非活性であるフリー制御信号を発生させる。活性化したフリー制御信号は、パルス幅調節部１８２に提供される。

パルス幅調節部１８２の第１フリップフロップ４０＿１は、制御信号発生部１８１から提供されたフリー制御信号を内部クロックに同期させて出力する。第１フリップフロップ４０＿１で生成された出力信号は、第１制御信号であり、ＳＲラッチ６０のセット端子Ｓに提供される。

第２フリップフロップ４０＿２は、第１フリップフロップ４０＿１から提供された出力を内部クロックに同期させて出力する。第２フリップフロップ４０＿２の出力は、第２制御信号であり、第１フリップフロップ４０＿１の出力を１クロック期間遅延させた信号である。このような動作は、第５フリップフロップ４０＿５まで進行される。
即ち、第２〜第５フリップフロップ４０＿３〜４０＿５は、各々、前段のフリップフロップの出力を１クロック期間遅延させた第２〜第５制御信号を出力する。第３〜第５制御信号は、３入力マルチプレックサ５０に提供される。

３入力マルチプレックサ５０は、アドレス［Ａ１１：Ａ１０］に対応するモードレジスタから提供された第１アクセス時間情報によって、第３〜第５制御信号のうちの何れか一つを選択する。例えば、３入力マルチプレックサ５０は、受信したアドレス［Ａ１１：Ａ１０］に対応するモードレジスタのモードデータが‘００’及び‘０１’の場合、第３制御信号を選択する。

３入力マルチプレックサ５０は、受信したアドレス［Ａ１１：Ａ１０］に対応するモードレジスタのモードデータが‘１０’の場合、第５制御信号を選択する。３入力マルチプレックサ５０は、受信したアドレス［Ａ１１：Ａ１０］に対応するモードレジスタのモードデータが‘１１’の場合、第４制御信号を選択する。選択された制御信号は、ＳＲラッチ６０のリセット端子Ｒに提供される。

ＳＲラッチ６０は、第１制御信号に応答して出力信号をセット（Ｓｅｔ）して、３入力マルチプレックサ５０から提供された選択された制御信号に応答して出力信号をリセット（Ｒｅｓｅｔ）させる。
例えば、第１アクセス時間ｔＣＣＤＬが４クロック（４ｔＣＫ）の場合、ＳＲラッチ６０は、第１制御信号に応答して出力信号をセットし、第５制御信号に応答して出力信号をリセットする。従って、ＳＲラッチ６０は、４クロックの長さに対応するパルス幅（以下、４クロックパルス幅と称する）を有する信号を出力する。ＳＲラッチ６０の出力は、アクセス動作を制御するための制御信号である。

第１アクセス時間ｔＣＣＤＬが２クロック（２ｔＣＫ）の場合、３入力マルチプレックサ５０は、第３制御信号を選択する。従って、ＳＲラッチ６０から出力される制御信号は、２クロックの長さに対応するパルス幅（以下、２クロックパルス幅と称する）を有する。第１アクセス時間ｔＣＣＤＬが３クロック（３ｔＣＫ）の場合、３入力マルチプレックサ５０は、第４制御信号を選択する。従って、ＳＲラッチ６０から出力される制御信号は、３クロックの長さに対応するパルス幅（以下、３クロックパルス幅と称する）を有する。

結果的に、第１アクセス時間ｔＣＣＤＬが周期内に変化した場合、同一のバンクグループにアクセスするための制御信号のパルス幅は、可変する第１アクセス時間に対応するように調節される。
上述した動作は、２クロックパルス幅を有するように設定された制御信号が、第１アクセス時間ｔＣＣＤＬが３クロック又は４クロックに変化した場合、３クロック又は４クロックパルス幅を有するように調節することを説明したものである。
しかし、このような動作は、一つの実施形態に過ぎなくて、パルス幅調節部１８０は、１クロックパルス幅を有するように設定された制御信号を１クロック又は２クロックパルス幅に調節することができるように図７と同じような機能構成を含むことができる。

図８は、他の実施形態による制御信号発生器の制御信号発生部の構成を示すブロック図である。
図８を参照すると、制御信号発生器１８０の制御信号発生部１８１は、命令デコーダ１０及びマスタ信号発生器２０＿１〜２０＿Ｍを含む。マスタ信号発生器２０＿１〜２０＿Ｍは、各々バンクに対応する。セルアレイ１１０は、８個のバンクで構成されるので、本実施形態による制御信号発生器１８０の制御信号発生部１８１は、８個のマスタ信号発生器２０＿１〜２０＿８を含むことと仮定する。本実施形態による制御信号発生器１８０のパルス幅調節部１８２は、図７に示したパルス幅調節部１８２と同一であるので説明を省略する。

命令デコーダ１０は、バンクアドレスに応答して、バンクに対応するデコーディングされた命令を各々対応するマスタ信号発生器２０＿１〜２０＿８に提供する。即ち、第１〜第８バンクに対応するデコーディングされた命令が各々第１〜第８マスタ信号発生器２０＿１〜２０＿８に提供される。

例えば、入力された命令が第１バンクにアクセスするための命令の場合、命令デコーダ１０は、バンクアドレスに応答して活性化したデコーディングされた命令を第１バンクに対応する第１マスタ信号発生器２０＿１に提供する。また、命令デコーダ１０は、バンクアドレスに応答して非活性であるデコーディングされた命令を第２〜第８バンクに対応する第２〜第８マスタ信号発生器２０＿２〜２０＿８に提供する。

このような場合、第１マスタ信号発生器２０＿１は、受信したデコーディングされた命令に応答して、第１バンクにアクセスするための活性化したマスタ信号を発生する。発生したマスタ信号は、フリー制御信号である。また、第２〜第８マスタ信号発生器２０＿２〜２０＿８は、受信したデコーディングされた命令に応答して非活性のマスタ信号を発生する。活性化したマスタ信号は、パルス幅調節部１８２に提供される。パルス幅調節部１８２の動作は、上述で説明したので省略する。

制御信号発生部１８１は、セルアレイの構成によって異なった構成にすることができ、これはこの分野の通常の知識を有する者には自明である。例えば、セルアレイ１１０が各々２個のバンクを有する８個のバンクグループに構成される場合、図６に示したマスタ信号発生器は８個であり、バンク情報発生器は１６個である。また、図８に示したマスタ信号発生器は１６個である。

パルス幅調節部１８２は、第１アクセス時間ｔＣＣＤＬによって、異なった構成にすることができる。例えば、第１アクセス時間ｔＣＣＤＬが２クロック（２ｔＣＫ）及び３クロック（３ｔＣＫ）に変化する場合、図７に示したフリップフロップは４個であり、マルチプレックサは２入力マルチプレックサである。

図９は、図１に示したデータパルス幅調節回路の構成を示す回路図である。
データパルス幅調節回路１５１は、実質的に書き込みデータのパルス幅を調節するためのデータパルス幅調節回路（または、書込みデータパルス調節回路）と、読み出しデータのパルス幅を調節するためのデータパルス幅調節回路（または、読出しデータパルス調節回路）とを含む。

以下、図９に示したデータパルス幅調節回路は、書き込み動作のためのデータパルス幅調節回路と仮定して、書き込み動作を実施形態にして、データパルス幅調節回路の動作を説明する。読み出し動作時に使われるデータパルス幅調節回路は、書き込み動作時に利用されるデータパルス幅調節回路と実質的に同一に構成される。

可変である第１アクセス時間ｔＣＣＤＬの最小値は、第２アクセス時間ｔＣＣＤＳと同一である。上述の条件を参照すると、第１アクセス時間ｔＣＣＤＬの最小値は、２クロック（２ｔＣＫ）である。従って、書き込み及び読み出し動作時に、２クロックパルス幅を有するデータが入／出力装置１６０を通じて入力、或いは出力される。しかし、第１アクセス時間ｔＣＣＤＬが可変であり、同一のバンクグループをアクセスする場合、制御信号のようにデータパルス幅も調節しなければならない。

図９を参照すると、データパルス幅調節回路１５１は、インバータＩＮＶ１と、電送ゲート１５１１と、ラッチ回路１５１２とを含む。
書き込み動作時、入／出力装置１６０を通じて入力されるデータＤＱ（または、書込みデータ）のパルス幅は２クロックパルス幅である。
上述の説明を参照すると、第１アクセス時間ｔＣＣＤＬが４クロック（４ｔＣＫ）の場合、制御信号発生器１８０に出力される制御信号は、４クロックパルス幅を有するように調節される。４クロックパルス幅を有する制御信号は、電送ゲート１５１１に提供される。書き込み動作時、電送ゲート１５１１に提供される制御信号は、書き込み動作を制御するための制御信号である。

電送ゲート１５１１は、制御信号によって、オン状態になる。電送ゲート１５１１がオン状態であるので、入力データＤＱは、ラッチ回路１５１２にラッチされる。電送ゲート１５１１は、制御信号によって４クロック期間の間、オン状態であるので、ラッチ回路１５１２から出力される書込みデータは、４クロックパルス幅を有する。
従って、書き込み動作時、メモリセルに書き込みされるデータのパルス幅は、４クロックパルス幅に調節される。やはり、このような動作によって制御信号が３クロックパルス幅を有する場合、書込みデータは、データパルス幅調節回路１５１によって３クロックパルス幅に調節される。

読み出し動作時、メモリセルに格納されたデータは読み出され、読み出されたデータは上述のデータパルス調節回路１５１と実質的に同一のデータパルス調節回路によって４クロックパルス幅を有する。読み出し動作時にデータパルス幅調節回路１５１に提供される制御信号は、読み出し動作を制御するための制御信号である。読出しデータは入／出力装置１６０に提供され、読み出されたデータは入／出力装置１６０より２クロックパルス幅に調節されて出力される。

従って、データパルス幅調節回路１５１は、同一のバンクグループに対するアクセスが実行される場合、書込みまたは読出しデータパルス幅を可変である第１アクセス時間ｔＣＣＤＬに対応するパルス幅に調節する。
上述の動作を参照すると、第１アクセス時間ｔＣＣＤＬが変化する場合、同一のバンクグループをアクセスするための制御信号のパルス幅は変化した第１アクセス時間に対応するように調節される。また、書込みまたは読出しデータパルス幅は、可変である第１アクセス時間ｔＣＣＤＬに対応するパルス幅に調節される。

結果として、本発明の実施形態による半導体メモリ装置１００は、可変である第１アクセス時間ｔＣＣＤＬによって命令を受信しても、同一のバンクグループに対する正常なアクセス動作を実行する。従って、半導体メモリ装置１００のアクセス性能は向上される。

図１０は、本発明の実施形態による半導体メモリ装置のアクセス動作方法を説明するためのフローチャートである。
図１０を参照すると、ステップＳ１０００で、半導体メモリ装置１００は、アドレス及び可変である第１アクセス時間ｔＣＣＤＬによって命令を受信する。

上述のようにアドレスは、バンクアドレスと、行アドレスと、列アドレスとを含む。第１アクセス時間ｔＣＣＤＬは、第２アクセス時間ｔＣＣＤＳと同一であるか、或いは長い。また、第１アクセス時間ｔＣＣＤＬは、動作周波数が高いほど長くなる。即ち、周波数が高いほど同一のバンクグループにアクセスするための命令を受信するためのクロック周期は大きくなる。この際、第１アクセス時間情報は、モードレジスタセット１７０に格納される。

また、第１アクセス時間ｔＣＣＤＬが第２アクセス時間ｔＣＣＤＳの２倍数の場合、同一のバンクグループにアクセスするための命令を受信する前に、異なるバンクグループにアクセスするための命令を受信することができる。異なるバンクグループにアクセスするための命令は、第２アクセス時間ｔＣＣＤＳを周期に入力される。

ステップＳ１１００で、入力された命令、バンクアドレス、及びデコーディングされたバンクアドレスに応答してフリー制御信号を発生させる。
ステップＳ１２００で、フリー制御信号及び第１アクセス時間情報に応答して制御信号のパルス幅を、可変である第１アクセス時間ｔＣＣＤＬに対応するように調節する。
ステップＳ１３００で、制御信号に応答して可変である第１アクセス時間ｔＣＣＤＬに対応するように書き込み及び読出しデータパルス幅が調節される。

このような動作で第１アクセス時間ｔＣＣＤＬが変化する場合、同一のバンクにアクセスするための制御信号のパルス幅は、変化した第１アクセス時間ｔＣＣＤＬに対応するように調節される。また、書込みまたは読出しデータパルス幅は、変化した第１アクセス時間ｔＣＣＤＬに対応するパルス幅に調節される。

結果的に、本発明の実施形態による半導体メモリ装置１００は、可変である第１アクセス時間ｔＣＣＤＬによって命令を受信しても、同一のバンクグループに対する正常なアクセス動作を実行する。従って、半導体メモリ装置１００のアクセス性能は向上される。

上述の実施形態で、本発明による半導体メモリ装置及びその動作方法は、同じバンクグループを選択するための第１アクセス時間ｔＣＣＤＬ及び異なるバンクグループを選択するための第２アクセス時間ｔＣＣＤＳを参照して説明された。しかし、本発明による半導体メモリ装置及びその動作方法は、第１アクセス時間ｔＣＣＤＬ及び第２アクセス時間ｔＣＣＤＳを利用することに限定されない。本発明による半導体メモリ装置及びその動作方法は、アクセス時間ｔＣＣＤだけを利用して構成することもできる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１０ 命令デコーダ
２０＿１〜２０＿Ｌ、２０＿１〜２０＿Ｍ マスタ信号発生器
３０＿１〜３０＿Ｍ バンク情報発生器
４０＿１〜４０＿５ フリップフロップ
５０ ３入力マルチプレックサ
６０ ＳＲラッチ
１００ 半導体メモリ装置
１１０ セルアレイ
１２０ 行デコーダ
１３０ 列デコーダ
１４０ バンクデコーダ
１５０ センスアンプ
１５１ データパルス幅調節回路
１６０ 入／出力装置
１７０ モードレジスタセット
１８０ 制御信号発生器
１８１ 制御信号発生部
１８２ パルス幅調節部
１５１１ 電送ゲート
１５１２ ラッチ回路

Claims (10)

1. セルアレイを含む半導体メモリ装置の動作方法において、
   可変するアクセス時間を周期として前記セルアレイに対する書込み及び読出し命令を受信する段階と、
   前記アクセス時間の周期に対応して書込み及び読出しデータのパルス幅を調節する段階とを有することを特徴とする半導体メモリ装置の動作方法。
2. 複数のバンクを有する複数のバンクグループを含むセルアレイと、
   第１アクセス時間情報を格納するモードレジスタセットと、
   バンクアドレスをデコーディングして前記バンクを選択するバンクデコーダと、
   可変である第１アクセス時間を周期として同一のバンクグループにアクセスするための命令（ｃｏｍｍａｎｄ）を受信する制御信号発生器と、
   前記選択されたバンクに対してデータの書込み及び読出しを実行するセンスアンプとを有し、
   前記制御信号発生器は、前記命令、前記バンクアドレス、前記デコーディングされたバンクアドレス、及び前記第１アクセス時間情報に応答して前記第１アクセス時間に対応するパルス幅を有する制御信号を発生し、
   前記センスアンプは、前記制御信号に応答して前記第１アクセス時間に対応するパルス幅を有するように書込み及び読出しされるデータのパルス幅を調節することを特徴とする半導体メモリ装置。
3. 前記第１アクセス時間は、動作周波数が高いほど長くなることを特徴とする請求項２に記載の半導体メモリ装置。
4. 異なるバンクグループにアクセスするための命令は、第２アクセス時間を周期として入力し、前記第１アクセス時間は、前記第２アクセス時間より長いか、或いは同一であることを特徴とする請求項２に記載の半導体メモリ装置。
5. 前記第１アクセス時間が前記第２アクセス時間の２倍数の場合、前記異なるバンクグループをアクセスするための命令は、前記同一のバンクグループにアクセスするための命令を受信する前に入力されることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記制御信号発生器は、前記命令、前記バンクアドレス、及び前記デコーディングされたバンクアドレスに応答してフリー制御信号を発生する制御信号発生部と、
   前記フリー制御信号及び前記第１アクセス時間情報に応答して前記第１アクセス時間に対応するパルス幅を有する制御信号を生成するパルス幅調節部とを含むことを特徴とする請求項２に記載の半導体メモリ装置。
7. 前記制御信号発生部は、前記命令及び前記バンクアドレスに応答して前記バンクグループに各々対応するデコーディングされた命令を生成する命令デコーダと、
   前記バンクグループの各々に対応し、対応してデコーディングされた命令に応答して各々マスタ信号を発生するマスタ信号発生器と、
   前記バンクの各々対応し、対応してデコーディングされたバンクアドレスビットに各々応答してバンク情報を生成するバンク情報発生器とを含み、
   前記バンク情報発生器は、バンク情報と対応するマスタ信号発生器から提供されるマスタ信号とを組み合わせてフリー制御信号を生成することを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記パルス幅調節部は、内部クロックに同期して各々信号を出力する複数のフリップフロップと、
   第１アクセス時間情報に応答して第１フリップフロップを除外した前記複数のフリップフロップから出力される信号のうちから一つを選択するマルチプレックサと、
   セット端子に前記第１フリップフロップの出力を、そしてリセット端子に前記マルチプレックサによって選択されたフリップフロップから出力された信号を受信するＳＲラッチとを含み、
   前記第１フリップフロップは、前記フリー制御信号を受信して、前記第１フリップフロップ以外のフリップフロップは、各々前段のフリップフロップの出力を受信することを特徴とする請求項６に記載の半導体メモリ装置。
9. 前記センスアンプは、データパルス調節回路を含み、
   前記データパルス調節回路は、前記制御信号に応答して前記第１アクセス時間に対応するパルス幅を有するように書込み及び読出しされるデータのパルス幅を調節することを特徴とする請求項２に記載の半導体メモリ装置。
10. 前記データパルス調節回路は、書込み及び読出しされるデータが提供されるインバータと、
    前記制御信号によって活性化される電送ゲートと、
    ラッチ回路とを含み、
    前記活性化される電送ゲートは、前記インバータから提供されるデータを前記ラッチ回路に提供し、前記ラッチ回路は、前記電送ゲートが活性化している間、前記電送ゲートを通じて提供されるデータをラッチすることを特徴とする請求項９に記載の半導体メモリ装置。
    

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