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Die
vorliegende Erfindung betrifft ein Halbleiterspeicherbauelement
und ein Verfahren zum Zugreifen auf ein Halbleiterspeicherbauelement.
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Halbleiterspeicherbauelemente
werden allgemein in flüchtige
und nichtflüchtige
Typen unterteilt. Flüchtige
Halbleiterspeicherbauelemente können
beim Lesen und Schreiben von Daten schnell arbeiten, können jedoch
den Nachteil aufweisen, dass Daten verloren gehen, wenn die Energiezufuhr
unterbrochen wird. Die flüchtigen
Halbleiterspeicherbauelemente können
in dynamische Speicher mit wahlfreiem Zugriff (nachfolgend als ”DRAMs” bezeichnet) und
statische Speicher mit wahlfreiem Zugriff (nachfolgend als ”SRAMs” bezeichnet)
unterteilt werden. DRAMs können
Auffrischungsvorgänge
zum Erhalten von darin gespeicherten Daten durchführen. SRAMs
können
dazu vorgesehen sein, ihre Daten ohne Auffrischungsvorgänge bei
Energiezufuhr zu erhalten.
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In
jüngster
Zeit zeigen in elektronischen Systemen eingesetzte Halbleiterspeicherbauelemente eine
Entwicklung in ihrer Betriebsgeschwindigkeit. Ein synchroner DRAM
(nachfolgend als ”SDRAM” bezeichnet)
kann als ein Beispiel eines typischen Speicherbauelements genannt
werden, das bei einer hohen Frequenz von einigen Hundert Megahertz (MHz)
synchron zu einem externen Systemtakt arbeitet. In einem SDRAM können Vorgänge von
allen für Lese-/Schreibfunktionen
relevanten Befehlen derart ausgelegt sein, dass sie aktiv synchron
zu einem externen Systemtaktsignal erfolgen.
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SDRAMs
können
in Typen mit einfacher Datenrate (nachfolgend als ”SDR-SDRAM” bezeichnet) und
SDRAMs mit doppelter Datenrate (nachfolgend als ”DDR-SDRAM” bezeichnet) unterteilt werden. DDR-SDRAMs
können
eine Datenübertragungsbandbreite
aufweisen, die doppelt so hoch ist wie bei SDR-SDRAMs. In den letzten
Jahren wurde eine neue Generation von normalen DRAMs mit schnelleren
DDR2- und DDR3-Funktionsweisen entwickelt und angewendet.
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Ein
gewöhnlicher
DRAM kann aus mehreren Bänken
gebildet sein. Jede Bank kann eine Mehrzahl von Speicherzellen beinhalten,
die auf Schnittstellen von Zeilen und Spalten angeordnet sind. In
der Regel kann ein Zugriffsvorgang auf einem DRAM in einer Einheit
aus einer Gruppe von Bänken
ausgeführt werden,
die zwei oder mehr Bänke
umfasst. Bankgruppen können
unabhängig
als eine DRAM-Einheit arbeiten und können einen hochfrequenten Vorgang ausführen. Der
Zugriffsvorgang auf die Bankgruppe kann mit tCCD (einer Verzögerungszeit
nach dem Anlegen einer Spaltenadresse) durchgeführt werden. Wenn zum Beispiel
tCCD auf zwei Takte (2tCK) gesetzt ist, kann ein Befehl zum Zugreifen
auf eine Bankgruppe zum DRAM übermittelt
werden und nach 2tCK kann ein Befehl zum Zugreifen auf die nächste Bankgruppe
zum DRAM übermittelt
werden. Der Befehl kann in zwei Taktperioden eingegeben werden.
Nach dem Übermitteln
des Befehls zum Zugreifen auf die Bankgruppe kann der Zugriffsvorgang auf
eine ausgewählte
Bank ausgeführt
werden und ein Eingabe-/Ausgabedatensignal
(DQ) kann mit einem Puls von zwei Taktpulsen freigegeben werden. Nach
dem Zugriff auf die ausgewählte
Bankgruppe kann der Zugriffsvorgang auf die gleiche Bankgruppe oder
eine andere Bankgruppe erfolgen.
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Wie
oben erwähnt,
erreichten DRAMs in den letzten Jahren höhere Betriebsgeschwindigkeiten. Daher
können
DRAMs bei einer hohen Frequenz arbeiten. Da mit zunehmender Arbeitsfrequenz
die Taktbreite geringer werden kann, kann die tCCD verkürzt werden.
Eine kürzere
tCCD kann eine Pulsbreite der Eingabe-/Ausgabedaten (DQ) verkleinern. Wenn
unter diesen Bedingungen kontinuierlich auf die gleiche Bankgruppe
zugegriffen wird, kann sich ein Problem durch ungenügende Bandbreite
bei Eingabe-/Ausgabedaten (DQ) aufgrund von Jitter und Rauschen
ergeben.
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Um
dieses Problem zu lösen,
kann die tCCD für
eine ausreichende Bandbreite auf einen größeren Wert festgelegt werden.
Zum Beispiel kann eine tCCD von zwei Taktpulsen (2tCK) so modifiziert
werden, dass sie vier Taktpulsen (4tCK) entspricht. Wenn jedoch
eine tCCD auf vier Taktpulse (4tCK) gesetzt wird, kann sie die Verzögerungszeit
zum Zugreifen auf eine Bankgruppe verlängern. Wenn zum Beispiel eine
Eingabe von Befehlen in der Periode von zwei Taktpulsen erfolgt,
kann es nicht zulässig
sein, drei Befehle in vier Taktpulsen zu empfangen. Oder, wenn Befehle
in der Periode von vier Taktpulsen eingegeben werden, kann es unzulässig sein,
zwei Befehle in vier Taktpulsen zu empfangen. Wenn außerdem der
DRAM darauf festgelegt ist, Befehle zu verarbeiten, die in der Periode
von vier Taktpulsen eingegeben sind, wenn tCCD auf vier Taktpulse
(4tCK) festgelegt ist, kann es dem DRAM unmöglich sein, Befehle zu verarbeiten,
die in der Periode von zwei oder drei Taktpulsen eingegeben werden.
Als Folge davon kann das Halbleiterspeicherbauelement eine verringerte
Zugriffsleistung zeigen, wenn die tCCD auf einen zu hohen Wert in
einem Hochfrequenzband festgelegt ist.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Halbleiterspeicherbauelement
und ein Verfahren zum Zugreifen auf ein Halbleiterspeicherbauelement zur
Verfügung
zu stellen, die geeignet sind, die Zugriffsleistung zu verbessern.
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Die
Erfindung löst
diese Aufgabe dadurch, dass sie ein Halbleiterspeicherbauelement
mit den Merkmalen des Anspruch 1 und ein Verfahren zum Zugreifen
auf ein Halbleiterspeicherbauelement mit den Merkmalen des Anspruch
21 zur Verfügung stellt.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut
hiermit durch Bezugnahme zum Inhalt der Beschreibung gemacht wird,
um unnötige
Textwiederholungen zu vermeiden.
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Beispielhafte
Ausführungsformen
stellen ein Halbleiterspeicherbauelement zur Verfügung, das umfassen
kann: ein Zellenfeld, das in einer Mehrzahl von Zeilen und Spalten
organisiert ist, und einen Abtastverstärker, der Schreib- und Leseoperationen
für das
Zellenfeld in Abhängigkeit
von Schreib- und Lesebefehlen entsprechend einer Zugriffszeit durchführt, die
eine variable Periode bzw. Dauer aufweisen kann. Der Abtastverstärker kann
Pulsbreiten von Einschreib- und Auslesedaten gemäß einer Periode bzw. Dauer
der ersten Zugriffszeit einstellen.
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Gemäß beispielhaften
Ausführungsformen kann
das Zellenfeld eine Mehrzahl von Bankgruppen beinhalten, die jeweils
eine Mehrzahl von Bänken aufweisen.
Die Zugriffszeit kann eine Periode bzw. Dauer zum Annehmen der Schreib-
und Lesebefehle der gleichen Bankgruppe sein.
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Gemäß beispielhaften
Ausführungsformen kann
ein Befehl zum Zugreifen auf eine andere Bankgruppe in der Periode
bzw. während
der Dauer einer zweiten Zugriffszeit eingegeben werden und die erste Zugriffszeit
kann länger
sein als die zweite Zugriffszeit.
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Beispielhafte
Ausführungsformen
stellen ein Verfahren zum Betrieb eines Halbleiterspeicherbauelements
mit einem Zellenfeld zur Verfügung,
das umfassen kann: Empfangen von Schreib- und Lesebefehlen für das Zellenfeld
gemäß einer
Zugriffszeit, die eine variable Periode bzw. Dauer aufweisen kann, und
Einstellen von Pulsbreiten der Einschreib- und Auslesedaten entsprechend
einer Periode bzw. Dauer der Zugriffszeit.
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Beispielhafte
Ausführungsformen
stellen auch ein Halbleiterspeicherbauelement zur Verfügung, das
umfassen kann: ein Zellenfeld, das in einer Mehrzahl von Bankgruppen
organisiert ist, die jeweils eine Mehrzahl von Bänken aufweisen, einen Modusregistersatz,
der Informationen einer ersten Zugriffszeit speichert, einen Bankdekodierer,
der die Bank durch Dekodieren einer Bankadresse auswählt, einen
Steuerblock, der einen Befehl zum Zugreifen auf die gleiche Bankgruppe
gemäß der ersten
Zugriffszeit empfängt,
die eine variable Periode bzw. Dauer aufweisen kann, und einen Abtastverstärker, der Schreib-
und Leseoperationen an der ausgewählten Bank durchführt. Der
Steuerblock kann in Abhängigkeit
vom Befehl, der Bankadresse, der dekodierten Bankadresse und den
Informationen zur ersten Zugriffszeit ein Steuersignal erzeugen,
das der ersten Zugriffszeit entspricht. Der Abtastverstärker kann
in Abhängigkeit
vom Steuersignal Pulsbreiten von Einschreib- und Auslesedaten so
einstellen, dass sie der ersten Zugriffszeit entsprechen.
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Gemäß beispielhaften
Ausführungsformen kann
die erste Zugriffszeit länger
werden, wenn eine Betriebsfrequenz zunimmt.
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Gemäß beispielhaften
Ausführungsformen kann
ein Befehl zum Zugreifen auf eine andere Bankgruppe in der Periode
bzw. während
der Dauer einer zweiten Zugriffszeit eingegeben werden, und die
erste Zugriffszeit kann länger
oder gleich der zweiten Zugriffszeit sein.
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Gemäß beispielhaften
Ausführungsformen kann,
wenn die erste Zugriffszeit doppelt so lang ist wie die zweite Zugriffszeit,
der Befehl zum Zugreifen auf eine andere Bankgruppe eingegeben werden, bevor
der Befehl zum Zugreifen auf die gleiche Bankgruppe empfangen wird.
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Gemäß beispielhaften
Ausführungsformen kann
das Steuersignal Schreib- und Lesesteuersignale für die Schreib-
und Leseoperationen umfassen.
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Gemäß beispielhaften
Ausführungsformen kann
der Steuerblock umfassen: einen Steuersignalgenerator, der in Abhängigkeit
vom Befehl, der Bankadresse und der dekodierten Bankadresse ein
Vorsteuersignal erzeugt, und eine Pulsbreiteneinstelleinrichtung,
die das Steuersignal in Abhängigkeit
vom Vorsteuersignal und den Informationen zur ersten Zugriffszeit
erzeugt, wobei das Steuersignal eine Pulsbreite aufweist, die der
ersten Zugriffszeit entspricht.
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Gemäß beispielhaften
Ausführungsformen kann
der Steuersignalgenerator umfassen: einen Befehlsdekodierer, der
in Abhängigkeit
vom Befehl und der Bankadresse dekodierte Befehle erzeugt, die jeweils
der Bankgruppe entsprechen, Mastersignalgeneratoren, die jeweils
der Bankgruppe entsprechen und Mastersignale in Abhängigkeit
von jedem der dekodierten Befehle erzeugen, und Bankinformationsgeneratoren,
die jeweils der Bank entsprechen und in Abhängigkeit von jedem der dekodierten
Bankadressenbits Bankinformationen erzeugen. Der Bank informationsgenerator
kann so funktionieren, dass er das Vorsteuersignal durch Kombinieren
der Bankinformationen mit dem Mastersignal erzeugt.
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Gemäß beispielhaften
Ausführungsformen kann
der Steuersignalgenerator umfassen: einen Befehlsdekodierer, der
in Abhängigkeit
vom Befehl und der Bankadresse dekodierte Befehle erzeugt, die jeweils
der Bank entsprechen, und Mastersignalgeneratoren, die jeweils der
Bank entsprechen und Mastersignale in Abhängigkeit von jedem der dekodierten Befehle
erzeugen.
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Gemäß beispielhaften
Ausführungsformen kann
das Mastersignal das Vorsteuersignal sein.
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Gemäß beispielhaften
Ausführungsformen kann
die Pulsbreiteneinstelleinrichtung umfassen: eine Mehrzahl von Flipflops,
die Signale synchron zu einem internen Takt ausgeben, einen Multiplexer,
der in Abhängigkeit
von Informationen zur ersten Zugriffszeit eines der Ausgabesignale
der Flipflops, außer
einem ersten Flipflop, auswählt,
und einen SR-Zwischenspeicher, der das Ausgabesignal vom ersten
Flipflop durch einen Set-Knoten empfängt und das Ausgabesignal vom
durch den Multiplexer ausgewählten
Flipflop durch einen Reset-Knoten empfängt. Das erste Flipflop kann
das Vorsteuersignal empfangen und jedes Flipflop kann das Ausgabesignal
des vorhergehenden Flipflops empfangen.
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Gemäß beispielhaften
Ausführungsformen können die
Ausgabesignale der Flipflops, außer dem ersten Flipflop, jeweils
um eine Taktperiode zu den Ausgabesignalen der vorhergehenden Flipflops
verzögert
sein.
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Gemäß beispielhaften
Ausführungsformen kann
der SR-Zwischenspeicher
das Steuersignal mit einer Pulsbreite, die der ersten Zugriffszeit
entspricht, ausgeben.
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Gemäß beispielhaften
Ausführungsformen kann
der Abtastverstärker
eine Datenpulseinstelleinrichtung umfassen. Die Datenpulseinstelleinrichtung kann
in Abhängigkeit
vom Steuersignal eine Pulsbreite der Einschreib- und Auslesedaten
so einstellen bzw. regeln, dass sie der ersten Zugriffszeit entspricht.
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Gemäß beispielhaften
Ausführungsformen kann
die Datenpulseinstelleinrichtung umfassen: eine Einschreibdatenpulseinstelleinrichtung,
die in Abhängigkeit
vom Schreibsteuersignal eine Pulsbreite der Einschreibdaten so steuert,
dass sie der ersten Zugriffszeit entspricht, und eine Auslesedatenpulseinstelleinrichtung,
die in Abhängigkeit
vom Lesesteuersignal eine Pulsbreite der Auslesedaten so steuert,
dass sie der ersten Zugriffszeit entspricht.
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Gemäß beispielhaften
Ausführungsformen kann
die Einschreibdatenpulseinstelleinrichtung umfassen: einen Inverter,
der Einschreibdaten von außen
empfängt,
ein Übertragungsgatter,
das vom Schreibsteuersignal aktiviert wird, und eine Zwischenspeicherschaltung.
Das Übertragungsgatter kann
vom Inverter die Einschreibdaten zur Zwischenspeicherschaltung führen und
die Zwischenspeicherschaltung kann die Einschreibdaten halten, während das Übertragungsgatter
aktiv ist.
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Gemäß beispielhaften
Ausführungsformen kann
die Zwischenspeicherschaltung die Einschreibdaten mit einer Pulsbreite
ausgeben, die der ersten Zugriffszeit entspricht.
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Gemäß beispielhaften
Ausführungsformen kann
die Auslesedatenpulseinstelleinrichtung umfassen: einen Inverter,
der Auslesedaten von außen empfängt, ein Übertragungsgatter,
das vom Lesesteuersignal aktiviert wird, und eine Zwischenspeicherschaltung.
Das Übertragungsgatter
kann vom Inverter die Auslesedaten zur Zwischenspeicherschaltung
führen
und die Zwischenspeicherschaltung kann die Auslesedaten halten,
während
das Übertragungsgatter
aktiv ist.
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Gemäß beispielhaften
Ausführungsformen kann
die Zwischenspeicherschaltung die Auslesedaten mit einer Pulsweite
ausgeben, die der ersten Zugriffszeit entspricht.
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Beispielhafte
Ausführungsformen
stellen ein Verfahren zum Zugreifen auf ein Halbleiterspeicherbauelement
zur Verfügung,
das ein Zellenfeld umfassen kann, das in einer Mehrzahl von Bankgruppen
organisiert ist, die jeweils eine Mehrzahl von Bänken aufweisen, und einen Modusregistersatz
umfassen kann, der Informationen einer ersten Zugriffszeit speichert,
wobei das Verfahren umfassen kann: Empfangen eines Befehls zum Zugreifen
auf die gleiche Bankgruppe gemäß der ersten
Zugriffszeit, wobei die Zugriffszeit variabel sein kann, Erzeugen
eines Vorsteuersignals in Abhängigkeit
vom Befehl, einer Bankadresse und einer dekodierten Bankadresse,
Erzeugen eines Steuersignals mit einer Pulsbreite, die der ersten
Zugriffszeit entspricht, in Abhängigkeit
vom Vorsteuersignal und der ersten Zugriffszeit, und Einstellen
der Pulsbreiten von Einschreib- und Auslesedaten so, dass sie der
ersten Zugriffszeit entsprechen, in Abhängigkeit vom Steuersignal.
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Gemäß beispielhaften
Ausführungsformen kann
die erste Zugriffszeit länger
werden, wenn die Betriebsfrequenz zunimmt, ein Befehl zum Zugreifen auf
eine andere Bankgruppe kann in der Periode bzw. während der
Dauer einer zweiten Zugriffszeit eingegeben werden und die erste
Zugriffszeit kann länger
oder gleich der zweiten Zugriffszeit sein.
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In
dieser Ausführungsform
kann, wenn die erste Zugriffszeit doppelt so lang ist wie die zweite Zugriffszeit,
der Befehl zum Zugreifen auf eine andere Bankgruppe eingegeben werden,
bevor der Befehl zum Zugreifen auf die gleiche Bankgruppe empfangen
wird.
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Vorteilhafte
Ausführungsformen
der Erfindung, wie sie unten ausführlich beschrieben werden, sind
in den Zeichnungen dargestellt. Hierbei zeigt/zeigen:
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1 ein
Blockdiagramm eines Halbleiterspeicherbauelements gemäß beispielhaften
Ausführungsformen,
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2 bis 4 Schaubilder
von Befehlen gemäß einer
ersten Zugriffszeit,
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5 ein
Schaubild einer Konfiguration des in 1 gezeigten
Modusregistersatzes,
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6 und 7 Blockdiagramme
einer Organisation des in 1 gezeigten
Steuersignalgenerators,
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8 ein
Blockdiagramm einer weiteren Organisation des Steuersignalgenerators,
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9 ein
Blockdiagramm einer Organisation der in 1 gezeigten
Datenpulseinstelleinrichtung und
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10 ein
Flussdiagramm eines Zugriffsverfahrens auf ein Halbleiterspeicherbauelement
gemäß beispielhaften
Ausführungsformen.
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Es
versteht sich, dass wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element
bezeichnet ist, es direkt mit dem anderen Element verbunden oder
gekoppelt sein kann oder dazwischen liegende Elemente vorhanden
sein können.
Wenn jedoch ein Element als ”direkt
verbunden” oder ”direkt
gekoppelt” mit
einem anderen Element bezeichnet ist, sind keine dazwischen liegenden
Elemente vorhanden. Andere Ausdrücke,
die die Beziehung zwischen Elementen beschreiben, sollten in gleicher
Weise interpretiert werden (z. B. ”zwischen” und ”direkt zwischen”, ”angrenzend” und ”direkt
angrenzend” usw.).
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Es
ist auch anzumerken, dass in einigen alternativen Ausführungen
die angegebenen Funktionen/Vorgänge
in einer anderen Abfolge als in den Figuren angegeben erfolgen können. Zum
Beispiel können
zwei aufeinander folgend gezeigte Figuren tatsächlich im Wesentlichen gleichzeitig
ablaufen oder können
bisweilen in umgekehrter Abfolge ablaufen, was von der jeweils vorliegenden
Funktionalität/Vorgehensweise
abhängig
ist.
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1 ist
ein Blockdiagramm eines Halbleiterspeicherbauelements gemäß beispielhaften
Ausführungsformen.
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Mit
Bezug zu 1 kann ein Halbleiterspeicherbauelement 100 ein
Zellenfeld 110, einen Zeilendekodierer 120, einen
Spaltendekodierer 130, einen Bankdekodierer 140,
einen Abtastverstärker 150,
eine Eingabe-/Ausgabeeinheit 160, einen Modusregistersatz
(MRS) 170 und einen Steuerblock 180 umfassen.
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Das
Zellenfeld 110 kann aus einer Mehrzahl von Bänken gebildet
sein. Jede Bank kann eine Mehrzahl von Speicherzellen beinhalten,
die an Schnittstellen von Zeilen und Spalten angeordnet sind. Eine
Adresse ADD kann eine Bankadresse BA, eine Zeilenadresse RA und
eine Spaltenadresse CA umfassen. Die Adresse ADD kann dem MRS 170 zugeführt werden.
Die Bankadresse BA kann dem Bankdekodierer 140 zugeführt werden.
Die Zeilenadresse RA kann dem Zeilendekodierer 120 zugeführt werden.
Die Spaltenadresse CA kann dem Spaltendekodierer 130 zugeführt werden.
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Der
Bankdekodierer 140 kann in Abhängigkeit von der Bankadresse
BA eine Bank auswählen. Der
Bankdekodierer 140 kann eine dekodierte Bankadresse dem
Steuerblock 180 zuführen.
Der Zeilendekodierer 120 und der Spaltendekodierer 130 können dazu
dienen, in Abhängigkeit
von einem externen Befehl und Zeilen- und Spaltenadressen RA und CA
eine spezifische Speicherzellen auszuwählen. Es kann verschiedene
Arten von Befehlen zur Anweisung von Zeilen- und Spaltenzugriffsoperation
im Speicherbauelement geben, zum Beispiel Zeilenadressenabtast(RAS)-Signal,
Zeilenadressenabtast(CAS)-Signal, Schreibfreigabe(WE)-Signal, Chipauswahl(CS)-Signal
und so weiter.
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Der
Zeitfaktor tCCD kann zur Abgrenzung in tCCDL (nachfolgend als ”erste Zugriffszeit” bezeichnet)
zum wiederholten Zugriff auf die gleiche Bankgruppe nach dem Zugreifen
auf eine ausgewählte Bankgruppe
und tCCDS (nachfolgend als ”zweite
Zugriffszeit” bezeichnet)
zum Zugreifen auf eine andere Bankgruppe nach dem Zugreifen auf
eine ausgewählte
Bankgruppe definiert sein. Die erste Zugriffszeit tCCDL kann länger oder
gleich der zweiten Zugriffszeit tCCDS sein. Die erste Zugriffszeit
tCCDL kann bezüglich
der Frequenz variabel sein, während die
zweite Zugriffszeit tCCDS auf eine Konstante festgelegt sein kann.
Wenn die Betriebsfrequenz zunimmt, kann die erste Zugriffszeit tCCDL
länger
werden. Ein Befehl zum Zugreifen auf eine Bank kann in der Taktperiode
der ersten Zugriffszeit tCCDL oder der zweiten Zugriffszeit tCCDS
eingegeben werden. Die erste Zugriffszeit tCCDL und die zweite Zugriffszeit
tCCDS können
von einem Benutzer festgelegt werden.
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Als
Reaktion auf eine Aktivierung des RAS-Signals, kann die Zeilenadresse
RA vom Zeilendekodierer 120 eingegeben und dekodiert werden.
Wenn die dekodierte Zeilenadresse mehrere Speicherzellen aktivieren
kann, kann ein schwaches Datensignal, das in der Speicherzelle gespeichert
ist, durch eine Operation des Abtastverstärkers 150 verstärkt werden.
Der Abtastverstärker 150 kann
als Datencache dienen, der bei einer Lese- oder Schreiboperation
bereit steht, während
verstärkte
Daten gehalten werden.
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Bei
der Leseoperation kann die Spaltenadresse CA in Abhängigkeit
von einer Aktivierung des CAS-Signals dekodiert werden. Der Abtastverstärker 150,
der als Datencache in Abhängigkeit
von der dekodierten Spaltenadresse arbeitet, kann der Eingabe-/Ausgabeeinheit 160 verstärkte Daten
zuführen. Die
Eingabe-/Ausgabeeinheit 160 kann nach einer vorgegebenen
Zeit Daten ausgeben. Gemäß beispielhaften
Ausführungsformen
können
Daten durch den Abtastverstärker 150 aus
einer Speicherzelle gelesen werden, die von den Zeilen- und Spaltendekodierern 120 und 130 ausgewählt ist,
und die ausgelesenen Daten können
durch die Eingabe-/Ausgabeeinheit 160 nach außen ausgegeben
werden.
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Bei
der Schreiboperation können
durch die Eingabe-/Ausgabeeinheit 160 eingegebene
Daten in Speicherzellen gespeichert werden, die von den Spalten-
und Zeilendekodierern 200 und 300 ausgewählt sind.
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Der
MRS 170 kann Modusregister zum Speichern von Modusdaten
für Speicheroperationen
umfassen. Die Modusregister werden nachfolgen mit Bezug zu 5 ausführlicher
beschrieben. Die Modusdaten können
in Abhängigkeit
von der darin eingegebenen Adresse ADD in die Modusregister geschrieben
werden. Die Modusdaten können
Informationen über
eine erste Zugriffszeit beinhalten. Die Informationen über die
erste Zugriffszeit können
dem Steuerblock 180 zugeführt werden.
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Der
Steuerblock 180 kann ein Steuersignal CTRL mit einer Pulsbreite,
die der ersten Zugriffszeit tCCDL entspricht, in Abhängigkeit
von einem externen Befehl CMD, einer Bankadresse BA, einer dekodierten
Bankadresse und den Informationen über die erste Zugriffszeit
erzeugen. Eine Pulsbreite des Steuersignals zum Zugreifen auf die
gleiche Bankgruppe kann vom Steuerblock 180 variabel so
eingestellt werden, dass sie der ersten Zugriffszeit tCCDL entspricht.
Das Steuersignal kann internen Schaltungen für die Schreib- und Leseoperationen
zugeführt
werden.
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Der
Abtastverstärker 150 kann
eine Datenpulseinstelleinrichtung 151 umfassen. Die Datenpulseinstelleinrichtung 151 kann
das Steuersignal CTRL vom Steuerblock 180 annehmen, wenn
auf die gleiche Bankgruppe zugegriffen wird. Als Reaktion auf das
Steuersignal CTRL kann der Abtastverstärker 150 eine geschriebene
oder gelesene Datenpulsbreite so einstellen, dass sie der ersten
Zugriffszeit tCCDL entspricht, die variabel sein kann.
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Wenn
mit Bezug zu der zuvor genannten Operation die erste Zugriffszeit
tCCDL variiert, kann das Steuersignal zum Zugreifen auf die gleiche
Bankgruppe in der Pulsbreite so eingestellt werden, dass sie der
ersten Zugriffszeit tCCDL entspricht, die sich verändert hat.
Weiter kann eine geschriebene oder gelesene Datenpulsbreite so ausgebildet sein,
dass sie der ersten Zugriffszeit tCCDL entspricht, die variabel
sein kann.
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Daher
kann das Halbleiterspeicherbauelement 100 normal auf die
gleiche Bankgruppe zugreifen, obwohl das Halbleiterspeicherbauelement 100 gemäß beispielhaften
Ausführungsformen
einen Befehl gemäß der variablen
ersten Zugriffszeit tCCDL empfangen kann. Als Folge davon kann die
Zugriffsleistung des Halbleiterspeicherbauelements 100 verbessert
sein.
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Die 2 bis 4 sind
Schaubilder, die Befehle CMD gemäß der ersten
Zugriffszeit tCCDL zeigen.
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Nachfolgend
wird angenommen, dass das Zellenfeld 110 acht Bänke A0,
A1, B0, B1, C0, C1, D0 und D1 umfassen kann, und zwei Bänke können eine erste
bis vierte Bankgruppe bilden. Gemäß beispielhaften Ausführungsformen
kann die erste Bankgruppe aus den Bänken A0 und A1 gebildet sein,
die zweite Bankgruppe kann aus den Bänken B0 und B1 gebildet sein,
die dritte Bankgruppe kann aus den Bänken C0 und C1 gebildet sein
und die vierte Bankgruppe kann aus den Bänken D0 und D1 gebildet sein.
Die erste Zugriffszeit tCCDL kann zwischen zwei Taktpulsen (2tCK)
bis vier Taktpulsen (4tCK) schwanken. Die erste Zugriffszeit tCCDL
kann so festgelegt sein, dass sie länger wird, wenn die Betriebsfrequenz
des Halbleiterspeicherbauelements 100 zunimmt. Die zweite
Zugriffszeit kann zum Beispiel auf zwei Takte (2tCK) fixiert sein.
Beispielhafte Ausführungsformen
sind jedoch nicht auf die oben angeführten Beschreibungen beschränkt und
können von
einem Benutzer in einer anderen Form ausgebildet werden. Zum Beispiel
kann das Zellenfeld 110 acht Bankgruppen umfassen, die
jeweils aus zwei Bänken
gebildet sind, und die erste Zugriffszeit tCCDL kann in einem Taktbereich
betrieben werden, der breiter ist als zwei Taktpulse (2tCK) bis
vier Taktpulse (4tCK).
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2 stellt
einen Fall dar, bei dem die erste Zugriffszeit tCCDL zwei Taktpulse
(2tCK) beträgt. Wenn
die erste Zugriffszeit tCCDL mit zwei Taktpulsen (2tCK) übereinstimmt,
kann ein Befehl zum Zugreifen auf die gleiche Bankgruppe in der
Periode von zwei Taktpulsen eingegeben werden. 3 stellt einen
Fall dar, bei dem die erste Zugriffszeit tCCDL drei Taktpulse (3tCK)
beträgt.
Wenn die erste Zugriffszeit tCCDL mit drei Taktpulsen (3tCK) übereinstimmt,
kann ein Befehl zum Zugreifen auf die gleiche Bankgruppe in der
Periode von drei Taktpulsen eingegeben werden. 4 stellt
einen Fall dar, bei dem die erste Zugriffszeit tCCDL vier Taktpulse
(4tCK) beträgt.
Wenn die erste Zugriffszeit tCCDL mit vier Taktpulsen (4tCK) übereinstimmt,
kann ein Befehl zum Zugreifen auf die gleiche Bankgruppe in der
Periode von vier Taktpulsen eingegeben werden. Die 2 bis 4 stellen
das CAS-Signal dar.
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Zunächst mit
Bezug zu 2 kann ein Befehl zum Zugreifen
auf die Bank A0 der ersten Bankgruppe in das Halbleiterspeicherbauelement 100 eingegeben
werden. Gemäß dem eingegebenen
Befehl kann das Halbleiterspeicherbauelement 100 einen Zugriff
auf die Bank A0 der ersten Bankgruppe beginnen. Nach Ablauf von
zwei Taktpulsen seit dem Zugriff auf die Bank A0 der ersten Bankgruppe
kann ein Befehl zum Zugreifen auf die Bank A1 der gleichen Bankgruppe,
d. h. der ersten Bankgruppe, eingegeben werden. Gemäß beispielhaften
Ausführungsformen
können
die Befehle zum Zugreifen auf die gleiche Bankgruppe in der Periode
von zwei Taktpulsen (2tCK) eingegeben werden.
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Nach
Ablauf von zwei Taktpulsen seit dem Zugriff auf die erste Bankgruppe
kann ein Befehl zum Zugreifen auf die Bank B0 der zweiten Bankgruppe eingegeben
werden. Außerdem
können
Befehle zum Zugreifen auf die nächste
Bankgruppe in der Periode von zwei Taktpulsen eingegeben werden.
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Alternativ
kann mit Bezug zu 3 ein Befehl zum Zugreifen auf
die Bank A0 der ersten Bankgruppe in das Halbleiterspeicherbauelement 100 eingegeben
werden. Gemäß dem eingegebenen
Befehl kann das Halbleiterspeicherbauelement 100 einen Zugriff
auf die Bank A0 der ersten Bankgruppe beginnen. Nach drei Taktpulsen
seit dem Zugriff auf die Bank A0 der ersten Bankgruppe kann ein
Befehl zum Zugreifen auf die Bank A1 der gleichen Bankgruppe, d.
h. der ersten Bankgruppe, eingegeben werden. Dann kann auf die Bank
A1 der ersten Bankgruppe zugegriffen werden. Der nächste Befehl
kann den Zugriff auf eine andere Bankgruppe betreffen. Die zweite
Zugriffszeit tCCDS kann auf zwei Taktpulse (2tCK) festgelegt sein.
Dementsprechend kann nach zwei Taktpulsen seit dem Zugriff auf die
Bank A1 der ersten Bankgruppe ein Befehl zum Zugreifen auf die Bank
B0 der zweiten Bankgruppe eingegeben werden. Danach kann ein Befehl
zum Zugreifen auf die gleiche Bankgruppe in der Periode von drei
Taktpulsen (3tCK) eingegeben werden und ein Befehl zum Zugreifen
auf eine andere Bankgruppe kann in der Periode von zwei Taktpulsen
(2tCK) eingegeben werden.
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Mit
Bezug zu 4 kann ein Befehl zum Zugreifen
auf die Bank A0 der ersten Bankgruppe in das Halbleiterspeicherbauelement 100 eingegeben
werden. Gemäß dem eingegebenen
Befehl kann das Halbleiterspeicherbauelement 100 einen
Zugriff auf die Bank A0 der ersten Bankgruppe beginnen. Die erste
Zugriffszeit tCCDL kann vier Taktpulse (4tCK) betragen und die zweite
Zugriffszeit tCCDS kann zwei Taktpulse (2tCK) betragen. Das heißt, die
erste Zugriffszeit tCCDL kann zwei Takte (2tCK) kürzer sein
als die zweite Zugriffszeit tCCDS. In diesem Fall kann es möglich sein,
dass bevor ein Befehl zum Zugreifen auf die Bank A1 der gleichen
Bankgruppe (d. h. der ersten Bankgruppe) eingeben wird, ein Befehl empfangen
wird, der auf einen Zugriff auf die Bank B0 der zweiten Bankgruppe,
das heißt
einer anderen Bankgruppe, gerichtet ist. Wenn die zweite Zugriffszeit
tCCDS zwei Taktpulse beträgt,
kann der Befehl zum Zugreifen auf die Bank B0 der zweiten Bankgruppe
in der Periode von zwei Taktpulsen eingegeben werden.
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Danach
kann ein Befehl zum Zugreifen auf die gleiche Bankgruppe in der
Periode von vier Taktpulsen (4tCK) eingegeben werden und ein Befehl zum
Zugreifen auf eine andere Bankgruppe kann in der Periode von zwei
Taktpulsen (2tCK) eingegeben werden. Außerdem kann sogar vor dem Befehl
zum Zugreifen auf die gleiche Bankgruppe ein weiterer Befehl zum
Zugreifen auf eine andere Bankgruppe eingegeben werden.
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Gemäß beispielhaften
Ausführungsformen kann
ein externer Befehl zum Zugreifen auf die gleiche Bankgruppe in
das Halbleiterspeicherbauelement 100 in der Periode der
ersten Zugriffszeit tCCDL, die variabel sein kann, eingegeben werden.
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5 ist
ein Schaubild, dass eine Konfiguration des in 1 gezeigten
MRS 170 darstellt.
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Mit
Bezug zu 5 kann das MRS 170 Modusregister
beinhalten, die einer Adresse zugeordnet sind. Die in 5 gezeigten
Modusregister können so
ausgebildet sein, dass sie jeweils Adressen zugeordnet sind. Die
Modusregister können
von Benutzern eingestellt werden, wobei Modusdaten für Speicheroperation
gespeichert werden. Zum Beispiel kann das Modusregister, das den
Adressen A0 und A1 zugeordnet ist, auf Werte zum Durchführen eines Auffrischungsmodus
gesetzt sein.
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Wie
in 5 dargestellt ist können die Modusregister, die
Adressenbits A11 und A10 (d. h. [A11:A10]) zugeordnet sind, Informationen
bezüglich einer
Zugriffszeit zum Zugreifen auf die gleiche Bank gruppe speichern.
Wie in 5 dargestellt, kann die erste Zugriffszeit tCCDL
gleich der zweiten Zugriffszeit tCCDS sein, wenn die Daten, die
im Modusregister gespeichert sind, das der Adresse [A11:A10] entspricht, ”00” oder ”01” betragen.
Wenn die zweite Zugriffszeit tCCDS auf zwei Taktpulse (2tCK) festgelegt ist,
kann die erste Zugriffszeit tCCDL in der Periode von zwei Taktpulsen
(2tCK) operieren. In diesem Fall kann ein externer Befehl zum Zugreifen
auf die gleiche Bankgruppe in der Periode von zwei Taktpulsen (2tCK)
in das Halbleiterspeicherbauelement 100 eingegeben werden,
wie es in 2 gezeigt ist.
-
Wenn
die Daten, die im Modusregister gespeichert sind, das der Adresse
[A11:A10] entspricht, ”10” betragen,
kann die erste Zugriffszeit tCCDL vier Taktpulse (4tCK) betragen.
In diesem Fall kann ein externer Befehl zum Zugreifen auf die gleiche
Bankgruppe in der Periode von vier Taktpulsen (4tCK) in das Halbleiterspeicherbauelement 100 eingegeben werden,
wie es in 4 gezeigt ist. Wie oben erwähnt, kann
gleichermaßen
ein Befehl zum Zugreifen auf eine andere Bankgruppe in der Periode
von zwei Taktpulsen (2tCK) vor einer Eingabe eines Befehls zum Zugreifen
auf die gleiche Bankgruppe eingegeben werden.
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Wenn
die Daten, die im Modusregister gespeichert sind, das der Adresse
[A11:A10] entspricht, ”11” betragen,
kann die erste Zugriffszeit tCCDL drei Taktpulse (3tCK) betragen.
Gemäß beispielhaften Ausführungsformen
kann ein Befehl zum Zugreifen auf die gleiche Bankgruppe in der
Periode von drei Taktpulsen (3tCK) in das Halbleiterspeicherbauelement 100 eingegeben
werden.
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Die
Daten, die im Modusregister gespeichert sind, das der Adresse [A11:A10]
entspricht, können in
unterschiedlichen Formen kodiert sein. Die Modusdaten, die im Modusregister
gespeichert sind, das der Adresse [A11:A10] entspricht, können dem
Steuerblock 180 zugeführt
werden.
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Die 6 und 7 sind
Blockdiagramme, die eine Organisation des in 1 gezeigten
Steuerblocks 180 darstellen.
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Mit
Bezug zu den 6 und 7 kann der Steuerblock 180 einen
Steuersignalgenerator 181 umfassen, der in 6 gezeigt
ist, und eine Pulsbreiteneinstelleinrichtung 182 umfassen,
die in 7 gezeigt ist.
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Wie
in 6 dargestellt ist, kann der Steuersignalgenerator 181 einen
Befehlsdekodierer 10, Mastersignalgeneratoren 20_1 bis 20_L und
Bankinformationsgeneratoren 30_1 bis 30_M umfassen, wobei
L und M jeweils eine beliebige natürliche Zahl sein können. Die
Mastersignalgeneratoren 20_1 bis 20_L können jeweils
Bankgruppen zugeordnet sein und ebenso den Bankinformationsgeneratoren 30_1 bis 30_M zugeordnet
sein. Wie in dem in 6 dargestellten Beispiel kann
angenommen sein, dass das Zellenfeld 110 so organisiert
ist, dass die erste bis vierte Bankgruppe jeweils zwei Bänke beinhaltet,
und die Mastersignalgeneratoren 20_1 bis 20_L können so
ausgebildet sein, dass sie jeweils der ersten bis vierten Bankgruppe
zugeordnet sind, d. h. vier Elementen 20_1 bis 20_4.
Die Bankinformationsgeneratoren 30_1 bis 30_M können so
ausgebildet sein, dass sie jeweils den acht Bänken zugeordnet sind, so dass
sie aus acht Elementen gebildet sind (z. B. 30_1 bis 30_8).
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Wie
in 7 dargestellt, kann die Pulsbreiteneinstelleinrichtung 182 mit
Flipflops 40_1 bis 40_5, einem 3-Eingang-Multiplexer 50 und
einem SR-Zwischenspeicher 60 organisiert sein. Die Organisation
der in 7 dargestellten Pulsbreiteneinstelleinrichtung 182 kann
dem Fall entsprechen, bei dem die erste Zugriffszeit tCCDL in einer
Periode von 2 Taktpulsen bis vier Taktpulsen variieren kann.
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Nachfolgend
werden Operationen des Steuersignalgenerators 181 und der
Pulsbreiteneinstelleinrichtung 182 mit Bezug zu einer beispielhaften
Anordnung beschrieben, in der vier Mastersignalgeneratoren 20_1 bis 20_4,
vier Bankgruppen und acht Bankinformationsgeneratoren 30_1 bis 30_8 vorgesehen
sind. Die beispielhaften Ausführungsformen sind
jedoch nicht auf diese Anordnung beschränkt und können eine beliebige Anzahl
an Mastersignalgeneratoren, Bankgruppen und Informationsgeneratoren
beinhalten.
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Der
Steuersignalgenerator 181 kann so funktionieren, dass er
Vorsteuersignale PCTRL in Abhängigkeit
vom externen Befehl CMD, der Bankadresse BA und der dekodierten
Bankadresse erzeugt. Das Vorsteuersignal PCTRL kann der Pulsbreiteneinstelleinrichtung 182 zugeführt werden.
Die Pulsbreiteneinstelleinrichtung 182 kann in Abhängigkeit
vom Vorsteuersignal PCTRL und Informationen zur ersten Zugriffszeit
die Steuersignale CTRL erzeugen, die jeweils eine Pulsbreite aufweisen
können,
die der ersten Zugriffszeit tCCDL entspricht, die variabel sein kann.
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Der
Befehlsdekodierer 10 des Steuersignalgenerators 181 kann
so funktionieren, dass er den externen Befehl CMD dekodiert. Ebenso
kann der Befehlsdekodierer 10 in Abhängigkeit von der Bankadresse
BA den Mastersignalgeneratoren 20_1 bis 20_4 dekodierte
Befehle zuführen,
die der jeweiligen Bankgruppe entsprechen. Die dekodierten Befehle können entsprechend
der ersten bis vierten Bankgruppe an den ersten bis vierten Mastersignalgenerator 20_1 bis 20_4 gegeben
werden. Wenn zum Beispiel ein eingegebener Befehl den Zugriff auf
die erste Bankgruppe betrifft, kann der Befehlsdekodierer 10 in
Abhängigkeit
von der Bankadresse BA dem ersten Mastersignalgenerator 20_1 einen
dekodierten Befehl zuführen,
der der ersten Bankgruppe entspricht. Außerdem kann der Befehlsdekodierer 10 in Abhängigkeit
von der Bankadresse BA einen inaktiven dekodierten Befehl jedem
der ersten bis vierten Mastersignalgeneratoren 20_1 bis 20_4 zuführen, die
der zweiten bis vierten Bankgruppe entsprechen.
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Der
erste bis vierte Mastersignalgenerator 20_1 bis 20_4 kann
Mastersignale erzeugen, die jeweils der ersten bis vierten Bankgruppe
entsprechen. Die Mastersignale können
zum Steuern des Zugriffs auf die zugehörige erste bis vierte Bankgruppe
bereitgestellt werden. Gemäß den zuvor
genannten Bedingungen kann der erste Mastersignalgenerator 20_1 dazu
dienen, das Mastersignal mit Aktivierung zu erzeugen.
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Da
die Bankinformationsgeneratoren 30_1 bis 30_8 so
ausgebildet sein können,
dass sie zahlenmäßig den
Bänken
entsprechen, können
die Bankinformationsgeneratoren 30_1 bis 30_8 in
Gruppen von zwei der zugehörigen
ersten bis vierten Bankgruppe zugeordnet sein. Gemäß beispielhaften
Ausführungsformen
können
der erste und zweite Bankinformationsgenerator 30_1 und 30_2 der
ersten Bankgruppe zugehörig
sein. Der dritte und vierte Bankinformationsgenerator 30_3 und 30_4 können der zweiten
Bankgruppe zugehörig
sein. Der fünfte
und sechste Bankinformationsgenerator 30_5 und 30_6 können der
dritten Bankgruppe zugehörig
sein. Der siebte und achte Bankinformationsgenerator 30_7 und 30_8 können der
vierten Bankgruppe zugehörig sein.
Auf diese Weise kann das Mastersignal des ersten Mastersignalgenerators 20_1 zum
ersten und zweiten Bankinformationsgenerator 30_1 und 30_2 gegeben
werden. Die Mastersignale der zweiten bis vierten Mastersignalgeneratoren 20_2 bis 20_4 können jeweils
zu den dritten bis achten Bankinformationsgeneratoren 30_3 bis 30_8 gegeben
werden.
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Die
Bankinformationsgeneratoren 30_1 bis 30_8 können die
dekodierten Bankadressen vom Bankdekodierer 140 empfangen.
Da das Zellenfeld 110 aus acht Bänken gebildet sein kann, kann
die dekodierte Bankadresse 8 Bits umfassen, die jeweils den zugehörigen Bankinformationsgeneratoren 30_1 bis 30_8 zugeführt werden
können.
Die Bankinformationsgeneratoren 30_1 bis 30_8 können so
funktionieren, dass sie in Abhängigkeit
von jedem ihrer dekodierten Bankadressenbits Bankinformationen erzeugen.
Die Bankinformationen können
angeben, auf welche Bank zugegriffen wird. Weiter können die Bankinformationsgeneratoren 30_1 bis 30_8 die Bankinformationen
mit Mastersignalen kombinieren, die von den Mastersignalgeneratoren 20_1 bis 20_4 zugeführt werden
können,
und die Vorsteuersignale zum Zugreifen auf ausgewählte Banken
erzeugen.
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Wenn
zum Beispiel dem Speicherbauelement eine Adresse und ein Befehl
zum Zugreifen auf die erste Bank der ersten Bankgruppe zugeführt wird, können der
erste und zweite Bankinformationsgenerator 30_1 und 30_2 das
Mastersignal vom ersten Mastersignalgenerator 20_1 empfangen.
Weiter kann ein Bit aus den dekodierten Bankadressenbits, das dem
ersten Bankinformationsgenerator 30_1 zugeführt wird,
in einem aktiven Zustand konditioniert sein. Unter diesen Bedingungen
kann der erste Bankinformationsgenerator 30_1 ein aktives
Vorsteuersignal (z. B. PCTRL_1) erzeugen, während der zweite bis achte
Bankinformationsgenerator 30_2 bis 30_8 inaktive
Vorsteuersignale (z. B. PCTRL_2 bis PCTRL_8) erzeugen können. Das
aktive Vorsteuersignal PCTRL_1 kann zur Pulsbreiteneinstelleinrichtung 182 gegeben
werden.
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Ein
erstes Flipflop 40_1 der Pulsbreiteneinstelleinrichtung 182 kann
das Vorsteuersignal (z. B. PCTRL_1), das vom Steuersignalgenerator 181 bereitgestellt
sein kann, mit einem internen Takt CK synchronisieren. Ein Ausgabesignal
des ersten Flipflops 40_1 kann als ers tes Steuersignal
CTRL1 dienen, das an einen Set-Knoten S des SR-Zwischenspeichers 60 angelegt
werden kann.
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Ein
zweites Flipflop 40_2 kann eine Ausgabe des ersten Flipflop 40_1 mit
dem internen Takt CK synchronisieren. Eine Ausgabe des zweiten Flipflops 40_2 kann
ein zweites Steuersignal CTRL2 sein, das von der Ausgabe des ersten
Flipflops 40_1 um eine Taktperiode verzögert sein kann. Diese Operation kann
bis zu einem fünften
Flipflop 40_5 fortschreiten. Dadurch können das zweite bis fünfte Flipflop 40_2 bis 40_5 zweite
bis fünfte
Steuersignale CTRL2 bis CTRL5 ausgeben, die von ihrer vorhergehenden Ausgabe
um eine Taktperiode verzögert
sein können. Das
dritte bis fünfte
Steuersignal CTRL3 bis CTRL5 können
dem 3-Eingang-Multiplexer 50 zugeführt werden.
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Der
3-Eingang-Multiplexer (3:1 MUX) 50 kann eines der dritten
bis fünften
Steuersignale CTRL3 bis CTRL5 gemäß der ersten Zugriffszeitinformationen
auswählen,
die vom Modusregister entsprechend der Adresse A11 und A10 bereitgestellt ist.
Zum Beispiel kann der 3-Eingang-Multiplexer 50 das dritte
Steuersignal CTRL3 auswählen,
wenn die Modusdaten des Modusregisters, das der Adresse [A11:A10]
entspricht, ”00” oder ”01” ist, der
3-Eingang-Multiplexer 50 kann das fünfte Steuersignal CTRL5 auswählen, wenn
die Modusdaten des Modusregisters, das der Adresse [A11:A10] entspricht, ”10” beträgt und der
3-Eingang-Multiplexer 50 kann das vierte Steuersignal CTRL4
auswählen,
wenn die Modusdaten des Modusregisters, das der Adresse [A11:A10]
entspricht, ”11” beträgt. Das
ausgewählte Steuersignal
CTRL kann an einen Reset-Knoten R des SR-Zwischenspeichers 60 angelegt
werden.
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Der
SR-Zwischenspeicher 60 kann sein Ausgabesignal in Abhängigkeit
vom ersten Steuersignal CTRL1 setzen und sein Ausgabesignal in Abhängigkeit
vom ausgewählten
Steuersignal, das vom 3- Eingang-Multiplexer 50 bereitgestellt
ist, zurücksetzen. Wenn
zum Beispiel die erste Zugriffszeit tCCDL vier Taktpulse (4tCK)
beträgt,
kann der SR-Zwischenspeicher 60 sein Ausgabesignal in Abhängigkeit
vom ersten Steuersignal CTRL1 setzen und sein Ausgabesignal in Abhängigkeit
vom fünften
Steuersignal CTRL5 zurücksetzen.
Auf diese Weise kann der SR-Zwischenspeicher 60 sein Ausgabesignal
erzeugen, das eine Pulsbreite aufweist, die einer Länge von
vier Taktpulsen entspricht (nachfolgend als ”4-Taktpulsbreite” bezeichnet).
Die Ausgabe des SR-Zwischenspeichers 60 kann
als Steuersignal CTRL für
eine Zugriffsoperation dienen.
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Wenn
die erste Zugriffszeit tCCDL zwei Taktpulse (2tCK) beträgt, kann
der 3-Eingang-Multiplexer 50 das dritte Steuersignal CTRL3
auswählen.
Das vom SR-Zwischenspeicher 60 ausgegebene Steuersignal
CTRL kann eine Pulsbreite aufweisen, die einer Länge von zwei Taktpulsen entspricht
(nachfolgend als ”2-Taktpulsbreite” bezeichnet).
Wenn die erste Zugriffszeit tCCDL drei Taktpulse (3tCK) beträgt, kann
der 3-Eingang-Multiplexer 50 das vierte Steuersignal CTRL4
auswählen.
Das vom SR-Zwischenspeicher 60 ausgegebene Steuersignal
CTRL kann eine Pulsbreite aufweisen, die einer Länge von drei Taktpulsen entspricht
(nachfolgend als ”3-Taktpulsbreite” bezeichnet).
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Zusammengefasst,
wenn die erste Zugriffszeit tCCDL eine variable Periode aufweist,
kann eine Pulsbreite des Steuersignals zum Zugreifen auf die gleiche
Bankgruppe so eingestellt werden, dass sie der ersten Zugriffszeit
tCCDL entspricht, die variabel sein kann.
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Die
zuvor genannte, mit Bezug zu 7 erläuterte Operation
betrifft ein Einstellen des Steuersignals, das so festgelegt sein
kann, dass es eine Pulsbreite von zwei Takten aufweist, oder eine
Pulsbreite von drei oder vier Takten aufweist, wenn die erste Zugriffszeit
tCCDL über
drei oder vier Taktpulse variiert. Gemäß den beispielhaften Ausfüh rungsformen
kann die Pulsbreiteneinstelleinrichtung 182 jedoch funktional ähnlich wie
in 7 organisiert sein, und kann so ausgebildet sein,
dass sie ein Steuersignal, das so festgelegt ist, dass es eine Pulsbreite
von einem Takt aufweist, auf eine Pulsbreite von zwei oder drei
Takten einstellt.
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8 ist
ein Blockdiagramm, das eine andere Organisation des Steuerblocks 180 zeigt.
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Mit
Bezug zu 8 kann der Steuersignalgenerator 181 des
Steuerblocks 180 einen Befehlsdekodierer 10 und
Mastersignalgeneratoren 20_1 bis 20_M aufweisen.
Die Mastersignalgeneratoren 20_1 bis 20_M können jeweils
entsprechend Bänken
ausgebildet sein. Da das Zellenfeld 110 aus acht Bänken gebildet
sein kann, kann angenommen werden, dass im in 8 dargestellten
Beispiel der Steuersignalgenerator 181 des Steuerblocks 180 acht
Mastersignalgeneratoren 20_1 bis 20_8 umfassen
kann. Gemäß beispielhaften
Ausführungsformen
kann die Pulsbreiteneinstelleinrichtung 182 des Steuerblocks 180 gleich
wie in 7 gezeigt sein, so dass sie hier nicht weiter
beschrieben wird.
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Der
Befehlsdekodierer 10 kann jedem der Mastersignalgeneratoren 20_1 bis 20_8 in
Abhängigkeit
von der Bankadresse BA dekodierte Befehle zuführen, die den Bänken entsprechen
können.
Die dekodierten Befehle, die der ersten bis achten Bank entsprechen,
können
dem ersten bis achten Mastersignalgenerator 20_1 bis 20_8 zugeführt werden. Wenn
zum Beispiel ein Befehl zum Zugreifen auf die erste Bank eingegeben
wird, kann der Befehlsdekodierer 10 in Abhängigkeit
von der Bankadresse BA dem ersten Mastersignalgenerator 20_1,
der der ersten Bank zugehörig
ist, einen aktiven dekodierten Befehl zuführen. Der Befehlsdekodierer 10 kann
in Abhängigkeit
von der Bankadresse BA dem zweiten bis achten Mastersignalgenerator 20_2 bis 20_8,
die der zweiten bis achten Bank zugehörig sind, einen inaktiven dekodierten
Befehl zuführen.
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Gemäß beispielhaften
Ausführungsformen kann
der erste Mastersignalgenerator 20_1 in Abhängigkeit
von dem eingegebenen dekodierten Befehl so funktionieren, dass er
ein aktives Mastersignal erzeugt, das zum Zugreifen auf die erste
Bank vorgesehen sein kann. Das erzeugte erste Mastersignal kann
das Vorsteuersignal PCTRL_1 sein. Der zweite bis achte Mastersignalgenerator 20_2 bis 20_8 können in
Abhängigkeit
von den eingegebenen dekodierten Befehlen so funktionieren, dass
sie inaktive Mastersignale erzeugen. Das aktive Mastersignal kann
der Pulsbreiteneinstelleinrichtung 182 zugeführt werden.
Eine Operation der Pulsbreiteneinstelleinrichtung 182 kann
gleich sein wie es mit Bezug zu 7 beschrieben
wurde.
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Es
versteht sich, dass der Steuersignalgenerator 181 gemäß einem
Konfigurationsmuster unterschiedlich ausgebildet sein kann. Wenn
zum Beispiel das Zellenfeld 110 aus acht Bankgruppen gebildet
ist, die jeweils zwei Bänke
umfassen, können
die in 6 gezeigten Mastersignalgeneratoren und die Bankinformationsgeneratoren
so ausgebildet sein, dass ihre Anzahl 8 bzw. 16 beträgt, und
die in 8 gezeigten Mastersignalgeneratoren können in
einer Anzahl von 16 ausgebildet sein.
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Die
Pulsbreiteneinstelleinrichtung 182 kann in einer anderen
Form ausgeführt
sein. Wenn zum Beispiel die erste Zugriffszeit tCCDL auf zwei Taktpulse
(2tCK) und drei Taktpulse (3tCK) variiert, sind die in 7 gezeigten
Flipflops in einer Anzahl von vier ausgebildet und der Multiplexer
ist mit zwei Eingängen
(d. h. 2-Eingang-Multiplexer) ausgebildet.
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9 ist
ein Blockdiagramm, das eine Organisation der in 1 gezeigten
Datenpulseinstelleinrichtung 151 darstellt.
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Die
Datenpulseinstelleinrichtung 151 kann in zwei Arten von
Schaltungen klassifiziert werden, die beide die in 9 dargestellte
Struktur aufweisen können:
eine kann zum Einstellen einer Pulsbreite von zu schreibenden Daten
(d. h. Schreibdatenpulseinstelleinrichtung) vorgesehen sein, und
die andere kann zum Einstellen einer Pulsbreite von zu lesenden Daten
(d. h. Lesedatenpulseinstelleinrichtung) vorgesehen sein. Nachfolgend
kann die in 9 gezeigte Datenpulseinstelleinrichtung 151 zum
Beispiel als die Schreibdatenpulseinstelleinrichtung betrachtet
werden, und die Datenpulseinstelleinrichtung 151 wird mit
Bezug zu ihrer Schreiboperation beschrieben. Die Lesedatenpulseinstelleinrichtung
kann praktisch mit der gleichen Struktur wie die Schreibdatenpulseinstelleinrichtung
ausgebildet sein.
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Der
geringste Wert der ersten Zugriffszeit tCCDL, die variabel sein
kann, kann mit der zweiten Zugriffszeit tCCDS identisch sein. Mit
Bezug zu diesen Bedingungen kann der geringste Wert der ersten Zugriffszeit
tCCDL zwei Taktpulse (2tCK) betragen. Auf diese Weise kann bei der
Schreib- oder Leseoperation eine Dateneingabe oder -ausgabe durch
die Eingabe-/Ausgabeeinheit 160 eine Pulsbreite von zwei Taktpulsen
aufweisen. Da jedoch die erste Zugriffszeit tCCDL variabel sein
kann, kann die Datenpulsbreite gleich dem Steuersignal CTRL eingestellt
werden, wenn auf die gleiche Bank zugegriffen wird.
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Mit
Bezug zu 9 kann die Datenpulseinstelleinrichtung 151 einen
Inverter INV1, einen Übertragungsgatter 1511 und
eine Zwischenspeicherschaltung 1512 umfassen.
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Bei
der Schreiboperation können
die durch die Eingabe-/Ausgabeeinheit 160 eingegebenen
Daten (oder Einschreibdaten) DQ eine Taktpulsbreite von zwei aufweisen.
Wenn die erste Zugriffszeit tCCDL vier Taktpulse beträgt, kann
das vom Steuerblock 180 ausgegebene Steuersignal CTRL so
eingestellt werden, dass es eine Taktpulsbreite von vier aufweist.
Das Steuersignal mit einer Taktpulsbreite von vier kann dem Übertragungsgatter 1511 zugeführt werden.
Das während
der Schreiboperation dem Übertragungsgatter 1511 zugeführte Steuersignal
CTRL kann so funktionieren, dass es die Schreiboperation ansteuert.
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Das Übertragungsgatter 1511 kann
gemäß dem Steuersignal
CTRL in einen An-Zustand wechseln. Wenn das Übertragungsgatter 1511 angeschaltet
wird, können
die Eingabedaten DQ in der Zwischenspeicherschaltung 1512 gehalten
werden. Da das Übertragungsgatter 1511 seinen
An-Zustand über
die Periode von vier Taktpulsen durch das Steuersignal CTRL beibehalten
kann, können
die von der Zwischenspeicherschaltung 1512 ausgegebenen Einschreibdaten
DID eine Taktpulsbreite von vier Pulsen aufweisen. Auf diese Weise
können
während
der Schreiboperation in die Speicherzelle eingeschriebene Daten
so eingestellt werden, dass sie eine Taktpulsbreite von vier aufweisen.
Gleichermaßen
können
die Einschreibdaten von der Datenpulseinstelleinrichtung 151 so
eingestellt werden, dass sie eine Taktpulsbreite von drei aufweisen,
wenn das Steuersignal eine Taktpulsbreite von drei aufweist.
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Bei
der Leseoperation können
Daten aus einer Speicherzelle ausgelesen werden. Auslesedaten können auf
eine Weise, die der oben in Zusammenhang mit der Datenpulseinstelleinrichtung 151 beschriebenen
gleicht, mittels der Datenpulseinstelleinrichtung eine Taktpulsbreite
von vier Pulsen aufweisen. Während
der Leseoperation kann das der Datenpulseinstelleinrichtung zugeführte Steuersignal CTRL
so funktionieren, dass es die Leseoperation ansteuert. Auslesedaten
können
der Eingabe-/Ausgabeeinheit 160 zugeführt werden und mit einer Einstellung
auf eine Taktpulsbreite von zwei durch die Eingabe-/Ausgabeeinheit 160 ausgegeben
werden.
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Gemäß beispielhaften
Ausführungsformen kann
die Datenpulseinstelleinrichtung 151 Einschreib- oder Auslesedaten
so modifizieren, dass sie eine Pulsbreite aufweisen, die der ersten
Zugriffszeit tCCDL entspricht, die variabel ist, wenn auf die gleiche
Bankgruppe zugegriffen wird.
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Wenn
mit Bezug zu der zuvor genannten Operation die erste Zugriffszeit
tCCDL variiert, kann eine Pulsbreite des Steuersignals CTRL zum
Zugreifen auf die gleiche Bankgruppe so eingestellt werden, dass
sie der ersten Zugriffszeit tCCDL entspricht. Und eine Pulsbreite
der Einschreib- oder Auslesedaten kann so eingestellt werden, dass
sie der ersten Zugriffszeit tCCDL entspricht, die variabel ist.
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Als
Folge davon kann das Halbleiterspeicherbauelement 100 gemäß beispielhaften
Ausführungsformen
eine normale Zugriffsoperation auf die gleiche Bankgruppe durchführen, selbst
wenn ein Befehl gemäß der ersten
Zugriffszeit tCCDL, die variabel ist, eingegeben wird. Dadurch kann
die Zugriffsleistung des Halbleiterspeicherbauelements 100 erhöht sein.
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10 ist
ein Flussdiagramm, das ein Zugriffsoperationsverfahren des Halbleiterspeicherbauelements
gemäß beispielhaften
Ausführungsformen zeigt.
Mit Bezug zu 10 kann in einer Operation S1000
das Halbleiterspeicherbauelement 100 die Adresse (ADD)
und den Befehl (CMD) gemäß der ersten
Zugriffszeit tCCDL empfangen, die variabel sein kann. Wie oben erwähnt, kann
die Adresse die Bankadresse, die Zeilenadresse und die Spaltenadresse
beinhalten. Die erste Zugriffszeit tCCDL kann gleich oder länger sein
als die zweite Zugriffszeit tCCDS. Die erste Zugriffszeit tCCDL
kann länger
werden, wenn die Betriebsfrequenz zunimmt. Gemäß beispielhaften Ausführungsformen
kann, wenn die Betriebsfrequenz zunimmt, eine Taktperiode zum Zugreifen
auf die gleiche Bankgruppe verlängert
werden. Informationen zur ersten Zugriffszeit können im MRS 170 gespeichert
werden. Wenn die erste Zugriffszeit tCCDL das Doppelte der zweiten
Zugriffszeit tCCDS beträgt,
kann es zulässig
sein, einen Befehl zum Zugreifen auf eine andere Bankgruppe vor dem
Befehl zum Zugreifen auf die gleiche Bankgruppe anzunehmen. Der
Befehl zum Zugreifen auf eine andere Bankgruppe kann in der Periode
der zweiten Zugriffszeit tCCDS eingegeben werden.
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Bei
der Operation S1100 kann ein Vorsteuersignal (PCTRL) in Abhängigkeit
vom Befehl, der Bankadresse und der dekodierten Adresse erzeugt werden.
Bei der Operation S1200 kann in Reaktion auf das Vorsteuersignal
und die Informationen der ersten Zugriffszeit eine Pulsbreite des
Steuersignals so eingestellt werden, dass sie der ersten Zugriffszeit tCCDL
entspricht, die variabel sein kann. Bei der Operation S1300 kann
in Reaktion auf das Steuersignal eine Pulsbreite der Einschreib-
oder Auslesedaten so eingestellt werden, dass sie der ersten Zugriffszeit
tCCDL entspricht, die variabel sein kann.
-
Wenn
die erste Zugriffszeit tCCDL durch diese Operation variiert, kann
eine Pulsbreite des Steuersignals zum Zugreifen auf die gleiche
Bankgruppe so eingestellt werden, dass sie der ersten Zugriffszeit tCCDL
entspricht. Ferner kann eine Pulsbreite der Einschreib- oder Auslesedaten
in Abhängigkeit
von der ersten Zugriffszeit tCCDL, die variabel sein kann, eingestellt
werden.
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Folglich
kann das Halbleiterspeicherbauelement 100 gemäß beispielhaften
Ausführungsformen eine
normale Zugriffsoperation auf die gleiche Bankgruppe durchführen, selbst
wenn ein Befehl gemäß der ersten
Zugriffszeit tCCDL, die variabel sein kann, eingegeben wird.
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Deshalb
kann die Zugriffsleistung des Halbleiterspeicherbauelements 100 erhöht sein.
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Anhand
der obigen Beschreibung können das
Halbleiterspeicherbauelement und ein Verfahren zu seinem Betrieb
gemäß beispielhaften
Ausführungsformen
in Zusammenhang mit der ersten Zugriffszeit tCCDL zum Auswählen der
gleichen Bankgruppe und der zweiten Zugriffszeit tCCDS zum Auswählen einer
anderen Bankgruppe ausgeführt
werden. Die beispielhaften Ausführungsformen
müssen jedoch
nicht auf das Merkmal der Verwendung der ersten und zweiten Zugriffszeit
beschränkt
sein. Vielmehr können
die beispielhaften Ausführungsformen durch
schlichtes Verwenden der Zugriffszeit tCCD reduziert werden.