JPH0449195B2 - - Google Patents
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- JPH0449195B2 JPH0449195B2 JP56190068A JP19006881A JPH0449195B2 JP H0449195 B2 JPH0449195 B2 JP H0449195B2 JP 56190068 A JP56190068 A JP 56190068A JP 19006881 A JP19006881 A JP 19006881A JP H0449195 B2 JPH0449195 B2 JP H0449195B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、メモリ素子（ここでは多数のメモリ
セルとその周辺回路を備えるメモリユニツトを指
称する）の複数個を共通のデータ線に接続したメ
モリシステムに関し、同時に２以上のメモリ素子
を選択状態にしデータ入出力は時分割で行なつて
データ入出力の高速化を図ろうとするものであ
る。
セルとその周辺回路を備えるメモリユニツトを指
称する）の複数個を共通のデータ線に接続したメ
モリシステムに関し、同時に２以上のメモリ素子
を選択状態にしデータ入出力は時分割で行なつて
データ入出力の高速化を図ろうとするものであ
る。
(2) 技術の背景
複数のメモリ素子を共通のデータ入出力線に接
続して１つのメモリシステムを構成すると、該シ
ステムと外部との間のデータ入出力は１時点では
１メモリ素子分に限られているので、該システム
に対するデータの入出力に際してはその都度メモ
リ素子を選択する必要がある。そしてこのメモリ
素子の選択に要する時間がデータの入出力速度を
制約することになる。
続して１つのメモリシステムを構成すると、該シ
ステムと外部との間のデータ入出力は１時点では
１メモリ素子分に限られているので、該システム
に対するデータの入出力に際してはその都度メモ
リ素子を選択する必要がある。そしてこのメモリ
素子の選択に要する時間がデータの入出力速度を
制約することになる。
(3) 従来技術と問題点
つまり、従来のメモリシステムでは１回のデー
タ出力（または入力。以下、入力は省略する）が
終了すると、次のデータ出力との間に必ず上述し
たメモリ素子の選択動作が介在するので、同じデ
ータ線上に順次出力されるデータ相互間の間隔の
下限はこのメモリ素子の選択時間で制約され、メ
モリ素子そのものの動作時間が改善されない限り
短縮されない。
タ出力（または入力。以下、入力は省略する）が
終了すると、次のデータ出力との間に必ず上述し
たメモリ素子の選択動作が介在するので、同じデ
ータ線上に順次出力されるデータ相互間の間隔の
下限はこのメモリ素子の選択時間で制約され、メ
モリ素子そのものの動作時間が改善されない限り
短縮されない。
(4) 発明の目的
本発明は、同じ動作速度のメモリ素子を使用し
てもその制御方法によつてメモリシステムのデー
タ入出力を高速度化しようとするものである。
てもその制御方法によつてメモリシステムのデー
タ入出力を高速度化しようとするものである。
(5) 発明の構成
メモリセル配列およびその周辺回路を内蔵した
アドレス・マルチプレツクス型ダイナミツクメモ
リ素子を複数個共通のデータ入、出力線に接続し
て構成されるメモリシステムにおいて、前記メモ
リ素子は、ローアドレスストローブ信号に応答し
てローアドレスを取り込み、コラムアドレススト
ローブ信号に応答してコラムアドレスを取り込む
と共にデータ出力部を除く部分が活性化され、前
記ローアドレスストローブ信号、コラムアドレス
ストローブ信号から独立したクロツク信号に応答
して該データ出力部が活性化される様に構成され
ており、複数個の前記メモリ素子のアドレス端子
を共通のアドレス線に接続し、複数個の前記メモ
リ素子のデータ出力線をワイアードオア接続し、
素子活性化機能を有する前記ローアドレスストロ
ーブ信号、コラムアドレスストローブ信号および
アドレス信号を複数個の前記メモリ素子に共通に
与え、前記ローアドレスストローブ信号及びコラ
ムアドレスストローブ信号に基づいて同一アドレ
スを各メモリ素子に同時に取り込むと共に各メモ
リ素子をデータ出力部を除いて同時に活性化して
並列動作させ、その後各メモリ素子毎に異なるタ
イミングで前記出力部を活性化させる制御機能を
有する前記クロツクを与えて、該データ出力線を
通してデータ出力を時分割的に行うように構成
し、各メモリ素子に対応する前記クロツクは互い
に活性期間が重ならないようにタイミングがずら
されており且つ前記タイミングのずれ量は個々の
前記メモリ素子におけるアドレス取り込みからデ
ータ出力までに必要とされる時間よりも短いこと
を特徴とする。
アドレス・マルチプレツクス型ダイナミツクメモ
リ素子を複数個共通のデータ入、出力線に接続し
て構成されるメモリシステムにおいて、前記メモ
リ素子は、ローアドレスストローブ信号に応答し
てローアドレスを取り込み、コラムアドレススト
ローブ信号に応答してコラムアドレスを取り込む
と共にデータ出力部を除く部分が活性化され、前
記ローアドレスストローブ信号、コラムアドレス
ストローブ信号から独立したクロツク信号に応答
して該データ出力部が活性化される様に構成され
ており、複数個の前記メモリ素子のアドレス端子
を共通のアドレス線に接続し、複数個の前記メモ
リ素子のデータ出力線をワイアードオア接続し、
素子活性化機能を有する前記ローアドレスストロ
ーブ信号、コラムアドレスストローブ信号および
アドレス信号を複数個の前記メモリ素子に共通に
与え、前記ローアドレスストローブ信号及びコラ
ムアドレスストローブ信号に基づいて同一アドレ
スを各メモリ素子に同時に取り込むと共に各メモ
リ素子をデータ出力部を除いて同時に活性化して
並列動作させ、その後各メモリ素子毎に異なるタ
イミングで前記出力部を活性化させる制御機能を
有する前記クロツクを与えて、該データ出力線を
通してデータ出力を時分割的に行うように構成
し、各メモリ素子に対応する前記クロツクは互い
に活性期間が重ならないようにタイミングがずら
されており且つ前記タイミングのずれ量は個々の
前記メモリ素子におけるアドレス取り込みからデ
ータ出力までに必要とされる時間よりも短いこと
を特徴とする。
(6) 発明の実施例
以下、図示の実施例を参照しながらこれを詳細
に説明する。第１図は本発明の基本的な実施例
で、M1，M2は対となるメモリ素子であり、共通
のデータ入出力線、アドレス線およびチツプイネ
ーブルなどの制御線に接続されて１メモリシステ
ムを構成する。メモリシステムとしてはメモリ素
子M1と同一列に属するメモリ素子M′1，M″1，…
…およびメモリ素子M2と同一列に属するメモリ
素子M′2，M″2，……を加え、データ入出線など
は同一列に属するメモリ素子数だけ設けて、大容
量化してもよい。勿論対になるメモリ素子を２つ
に限らず３つ、４つ……と増設してもよい。なお
こゝではメモリ素子は１チツプ上に構成され、メ
モリシステムを構成する複数チツプがパツケージ
内に収容されて１集積回路となるとする。またメ
モリ素子としては、はじめにスタテイツク型を想
定する。以下では主としてメモリ素子対M1，M2
に限つて説明をするが、これらはいずれもタイミ
ング発生回路TG、メモリセル配列MCA、入出
力制御回路IOC等を備える。
に説明する。第１図は本発明の基本的な実施例
で、M1，M2は対となるメモリ素子であり、共通
のデータ入出力線、アドレス線およびチツプイネ
ーブルなどの制御線に接続されて１メモリシステ
ムを構成する。メモリシステムとしてはメモリ素
子M1と同一列に属するメモリ素子M′1，M″1，…
…およびメモリ素子M2と同一列に属するメモリ
素子M′2，M″2，……を加え、データ入出線など
は同一列に属するメモリ素子数だけ設けて、大容
量化してもよい。勿論対になるメモリ素子を２つ
に限らず３つ、４つ……と増設してもよい。なお
こゝではメモリ素子は１チツプ上に構成され、メ
モリシステムを構成する複数チツプがパツケージ
内に収容されて１集積回路となるとする。またメ
モリ素子としては、はじめにスタテイツク型を想
定する。以下では主としてメモリ素子対M1，M2
に限つて説明をするが、これらはいずれもタイミ
ング発生回路TG、メモリセル配列MCA、入出
力制御回路IOC等を備える。
対となるメモリ素子M1，M2はデータ入力線
DIN、データ出力線DOUT、チツプイネーブル（第
１のクロツク）線，アドレス線Addを共通に
する。アドレス線Addは図面では１本としている
が、実際はアドレスのビツト数に応じた複数本で
ある。入出力イネーブル（第２のクロツク）線
IOE1，2は従来方式では１本であり、素子
M1，M2を共通パツケージに格納する場合は各チ
ツプのパツドを該パツケージのピンに共
通に接続するが、本発明ではメモリ素子M1，M2
毎に設ける。第２図は動作波形図である。第１の
クロツクCEがＨ（ハイ）からＬ（ロー）になると
メモリ素子M1，M2は同時に活性化（選択）され
る。このクロツクは素子の活性化のみならず
その立下りはアドレス信号Addの取り込みにも使
用される。アドレス信号Addはメモリ素子M1，
M2に共通であるから、各メモリ素子M1，M2は
メモリセル配列MCAの同一番地からデータを出
力しようとする。しかし、これではデータ出力線
DOUTをワイアードオアで共用しているため出力
OUT1，OUT2が競合してしまう。そこで入出力
制御回路IOCに加える第２のクロツク1，
２のタイミングを第２図の様にずらせる。このよ
うにするとクロツク1がＬでメモリ素子M1か
ら出力OUT1がデータ出力線DOUTに送出される間
は、他方のクロツク2がＨでメモリ素子M2の
出力OUT2を高インピーダンスに保つ。そしてク
ロツク2がＬとなつて出力OUT2がデータ出力
線DOUTに送出される間は、クロツク1がＨと
なつてメモリ素子M1の出力OUT1を高インピー
ダンスに保つので、出力OUT1，OUT2がデータ
出力線DOUT上で競合することはない。なお1
の立上りと2の立下りとの間には時間差を持
たせ、1のＬレベルと2のＬレベルが重な
り合うことはないようにしているので、出力デー
タのOUT1とOUT2は確実に分離される。
DIN、データ出力線DOUT、チツプイネーブル（第
１のクロツク）線，アドレス線Addを共通に
する。アドレス線Addは図面では１本としている
が、実際はアドレスのビツト数に応じた複数本で
ある。入出力イネーブル（第２のクロツク）線
IOE1，2は従来方式では１本であり、素子
M1，M2を共通パツケージに格納する場合は各チ
ツプのパツドを該パツケージのピンに共
通に接続するが、本発明ではメモリ素子M1，M2
毎に設ける。第２図は動作波形図である。第１の
クロツクCEがＨ（ハイ）からＬ（ロー）になると
メモリ素子M1，M2は同時に活性化（選択）され
る。このクロツクは素子の活性化のみならず
その立下りはアドレス信号Addの取り込みにも使
用される。アドレス信号Addはメモリ素子M1，
M2に共通であるから、各メモリ素子M1，M2は
メモリセル配列MCAの同一番地からデータを出
力しようとする。しかし、これではデータ出力線
DOUTをワイアードオアで共用しているため出力
OUT1，OUT2が競合してしまう。そこで入出力
制御回路IOCに加える第２のクロツク1，
２のタイミングを第２図の様にずらせる。このよ
うにするとクロツク1がＬでメモリ素子M1か
ら出力OUT1がデータ出力線DOUTに送出される間
は、他方のクロツク2がＨでメモリ素子M2の
出力OUT2を高インピーダンスに保つ。そしてク
ロツク2がＬとなつて出力OUT2がデータ出力
線DOUTに送出される間は、クロツク1がＨと
なつてメモリ素子M1の出力OUT1を高インピー
ダンスに保つので、出力OUT1，OUT2がデータ
出力線DOUT上で競合することはない。なお1
の立上りと2の立下りとの間には時間差を持
たせ、1のＬレベルと2のＬレベルが重な
り合うことはないようにしているので、出力デー
タのOUT1とOUT2は確実に分離される。
このようにしてメモリ素子M1，M2からデータ
出力線DOUT上に読出される出力OUT1，OUT2の
間隔はその間にメモリ素子の選択時間がないので
可及的に短縮される。つまり従来はメモリ素子
M1，M2に対する第１のクロツクは独立して
おり、OUT1，OUT2を取り出すとすれば先ずメ
モリ素子M1をクロツクで活性化して出力
OUT1を取り出し、その後メモリ素子M2に対す
るクロツクをＬにして出力OUT2を取り出す
手順を踏むため、データ出力線DOUT上のOUT1，
OUT2の時間間隔が短縮できない。これに対し第
１図の構成であれば第２のクロツク1，2
の時間差を可能な限り短縮することでデータ出力
線DOUT上のOUT1，OUT2の間隔は縮まる。尚、
第２図のアドレス信号Addの“Valid”は、この
間アドレス信号線の電位をアドレス信号に応じた
安定なものにし、確実なアドレスの取込みを可能
にすることを示し（この期間のほぼ中央での
立下りがある）、“Don′t Care”はアドレス取込
みが終了したのでアドレス信号線電位は変動して
もよいことを示す。また以上では読出しについて
説明したが、書込みについても読出しと同様であ
る。また大容量メモリシステムを考えれば、前述
したように各列は複数のメモリ素子からなり、デ
ータ入出力線DIN，DOUTは各メモリ素子対M1，
M2，M′1，M′2毎に独立して設けられる。これに
対し他のクロツク線およびアドレス線Addは
共通であつて各メモリ素子対は同時に並行動作す
る。
出力線DOUT上に読出される出力OUT1，OUT2の
間隔はその間にメモリ素子の選択時間がないので
可及的に短縮される。つまり従来はメモリ素子
M1，M2に対する第１のクロツクは独立して
おり、OUT1，OUT2を取り出すとすれば先ずメ
モリ素子M1をクロツクで活性化して出力
OUT1を取り出し、その後メモリ素子M2に対す
るクロツクをＬにして出力OUT2を取り出す
手順を踏むため、データ出力線DOUT上のOUT1，
OUT2の時間間隔が短縮できない。これに対し第
１図の構成であれば第２のクロツク1，2
の時間差を可能な限り短縮することでデータ出力
線DOUT上のOUT1，OUT2の間隔は縮まる。尚、
第２図のアドレス信号Addの“Valid”は、この
間アドレス信号線の電位をアドレス信号に応じた
安定なものにし、確実なアドレスの取込みを可能
にすることを示し（この期間のほぼ中央での
立下りがある）、“Don′t Care”はアドレス取込
みが終了したのでアドレス信号線電位は変動して
もよいことを示す。また以上では読出しについて
説明したが、書込みについても読出しと同様であ
る。また大容量メモリシステムを考えれば、前述
したように各列は複数のメモリ素子からなり、デ
ータ入出力線DIN，DOUTは各メモリ素子対M1，
M2，M′1，M′2毎に独立して設けられる。これに
対し他のクロツク線およびアドレス線Addは
共通であつて各メモリ素子対は同時に並行動作す
る。
メモリがダイナミツク型であると、そのクロツ
ク入力には通常（ロー・アドレス・ストロ
ープ・バー）と（コラム・アドレス・スト
ロープ・バー）の２種類があり、その様にアドレ
ス線AddをRow（下位）アドレスとColumn（上
位）アドレスで時分割に使用するマルチプレツク
ス型とした時は、最初にで下位アドレスを
取り込み、次にで上位アドレスを取り込む
ので、，は第１図の，の機能を
有することになる。従つて、メモリシステムがダ
イナミツクRAM素子で構成される場合は第１の
クロツクを1，2から1，2に代
え
れば、メモリ素子の構成、特に外部端子などは何
ら変更せずに本発明をダイナミツクメモリの場合
にも実施例できる。この場合の各種信号のタイミ
ング関係等を第３図に示す。1，2は
１，2の持つ入出力制御機能だけでなく、本来
の活性化、アドレス取込みの機能も有するため第
３図のように1，2の立下りで上位アドレ
スを取り込んでも直ちに出力OUT1，OUT2は生
ぜず、その間に時間遅れtCACが生ずる。このため
CAS1，2は第２図の1，2より時間幅
を拡げ、上位アドレスの確定期間（上位Valid）
は長くし、OUT1，OUT2が重ならないように
CAS2，1より充分遅らせるなどの配慮が必要
である。
ク入力には通常（ロー・アドレス・ストロ
ープ・バー）と（コラム・アドレス・スト
ロープ・バー）の２種類があり、その様にアドレ
ス線AddをRow（下位）アドレスとColumn（上
位）アドレスで時分割に使用するマルチプレツク
ス型とした時は、最初にで下位アドレスを
取り込み、次にで上位アドレスを取り込む
ので、，は第１図の，の機能を
有することになる。従つて、メモリシステムがダ
イナミツクRAM素子で構成される場合は第１の
クロツクを1，2から1，2に代
え
れば、メモリ素子の構成、特に外部端子などは何
ら変更せずに本発明をダイナミツクメモリの場合
にも実施例できる。この場合の各種信号のタイミ
ング関係等を第３図に示す。1，2は
１，2の持つ入出力制御機能だけでなく、本来
の活性化、アドレス取込みの機能も有するため第
３図のように1，2の立下りで上位アドレ
スを取り込んでも直ちに出力OUT1，OUT2は生
ぜず、その間に時間遅れtCACが生ずる。このため
CAS1，2は第２図の1，2より時間幅
を拡げ、上位アドレスの確定期間（上位Valid）
は長くし、OUT1，OUT2が重ならないように
CAS2，1より充分遅らせるなどの配慮が必要
である。
第４図は通常のダイナミツク型メモリ素子の外
部端子に関する説明図で、Vcc、Vssは電源端
子、Addはアドレス端子（ｍ本）、，，
WEは制御端子（はライト・イネーブル・バ
ー）、IN，OUTは入出力端子である。第３図の
制御方式を用いれば第４図に示す通常のダイナミ
ツク型メモリ素子で第１図のシステムが構成でき
る。但し第５図の様に制御端子を追加するこ
とが許容される場合には，でアドレス
読取りが行なわれ、ダイナミツクメモリのセンス
アンプが記憶データに従つた出力状態をとつてい
るのを、で出力させる、させないを制御する
ことになるので、第３図の遅延時間tCACに対する
配慮は不要となる。第６図は第５図のメモリ素子
の内部を詳細に示す図で、RDは下位（ROW）
のアドレスラツチデコーダ、CDは上位
（COLUMN）のアドレスラツチデコーダ、他は
第１図と同様である。マルチプレツクス型ではア
ドレス線Addが下位、上位に共通であるから、タ
イミング制御回路TGは外部からのクロツク
RAS，を受けてそれぞれデコーダRD，CD
にアドレス取り込み指示をする。第４図に示すメ
モリ素子はに相当する外部端子がなく、入出
力制御回路IOCはを内部的に取込んでこれで
出力制御する。このため前述したような遅延時間
tCACに対する配慮が必要であるが、入出力制御回
路IOCに対し独立した第２のクロツク用制御端子
IOEを設ける（この場合はIOCの端子を該
IOE端子に接続する）と、外部端子数は増加する
が、第７図に示すタイミングで出力制御できる。
同図の1，2はそれぞれメモリ素子対M1，
M2に与えるもので、その時間関係は第２図と同
様になる。即ち、下位アドレスの取込みおよび活
性化は第１のクロツクの１つで行なわれ、
また上位アドレスの取込みおよび活性化は第１の
クロツクの他の１つで行なわれるので、上
位アドレスを引延ばす必要もなく、また1，
IOE2の幅にtCACを含める必要もない。
部端子に関する説明図で、Vcc、Vssは電源端
子、Addはアドレス端子（ｍ本）、，，
WEは制御端子（はライト・イネーブル・バ
ー）、IN，OUTは入出力端子である。第３図の
制御方式を用いれば第４図に示す通常のダイナミ
ツク型メモリ素子で第１図のシステムが構成でき
る。但し第５図の様に制御端子を追加するこ
とが許容される場合には，でアドレス
読取りが行なわれ、ダイナミツクメモリのセンス
アンプが記憶データに従つた出力状態をとつてい
るのを、で出力させる、させないを制御する
ことになるので、第３図の遅延時間tCACに対する
配慮は不要となる。第６図は第５図のメモリ素子
の内部を詳細に示す図で、RDは下位（ROW）
のアドレスラツチデコーダ、CDは上位
（COLUMN）のアドレスラツチデコーダ、他は
第１図と同様である。マルチプレツクス型ではア
ドレス線Addが下位、上位に共通であるから、タ
イミング制御回路TGは外部からのクロツク
RAS，を受けてそれぞれデコーダRD，CD
にアドレス取り込み指示をする。第４図に示すメ
モリ素子はに相当する外部端子がなく、入出
力制御回路IOCはを内部的に取込んでこれで
出力制御する。このため前述したような遅延時間
tCACに対する配慮が必要であるが、入出力制御回
路IOCに対し独立した第２のクロツク用制御端子
IOEを設ける（この場合はIOCの端子を該
IOE端子に接続する）と、外部端子数は増加する
が、第７図に示すタイミングで出力制御できる。
同図の1，2はそれぞれメモリ素子対M1，
M2に与えるもので、その時間関係は第２図と同
様になる。即ち、下位アドレスの取込みおよび活
性化は第１のクロツクの１つで行なわれ、
また上位アドレスの取込みおよび活性化は第１の
クロツクの他の１つで行なわれるので、上
位アドレスを引延ばす必要もなく、また1，
IOE2の幅にtCACを含める必要もない。
ダイナミツクメモリを第３図の制御方式とする
か第７図の制御方式とするかは簡単に変更でき、
大幅な回路変更は必要でない。即ち第６図で説明
したように第４図と第５図の内部構成は共通して
いるので、予め第１０図の様に半導体チツプ
CHP上に用のパツドPD1の他に用のパツ
ドPD2を形成しておき、第４図のメモリ素子とす
る場合にはパツドPD1，PD2間を何らかの配線L1
でシヨートすると共に、パツドPD1をパツケージ
のCAS端子にボンデイングすればよく、また第
５図のメモリ素子とする場合には配線L1は設け
ず、パツドPD1，PD2をそれぞれ独立して端
子端子にボンデイングすればよく、内部配線
等には何ら変更を要しない。
か第７図の制御方式とするかは簡単に変更でき、
大幅な回路変更は必要でない。即ち第６図で説明
したように第４図と第５図の内部構成は共通して
いるので、予め第１０図の様に半導体チツプ
CHP上に用のパツドPD1の他に用のパツ
ドPD2を形成しておき、第４図のメモリ素子とす
る場合にはパツドPD1，PD2間を何らかの配線L1
でシヨートすると共に、パツドPD1をパツケージ
のCAS端子にボンデイングすればよく、また第
５図のメモリ素子とする場合には配線L1は設け
ず、パツドPD1，PD2をそれぞれ独立して端
子端子にボンデイングすればよく、内部配線
等には何ら変更を要しない。
第８図はニブル動作を併用する場合の説明図
で、第３図の制御方式を例としたものである。ニ
ブル動作はアドレスを１つ与え、をＨ，Ｌ
に振つて該アドレスに関連する複数の、例えば隣
接する４個またはそれ以上のアドレスから順次デ
ータを読み出す操作をいう。例えばメモリ素子
M1に与える1を第８図の様に変化させると、
１回目の1の立下りで上位アドレスが取り込
まれると共に第３図のtCAC後にデータD1が読み出
され（これは外部から与えられたアドレスに対応
するもの）、次に1をＨ，Ｌ，Ｈ，Ｌ……と変
化させると２回目のＬレベルでは例えばその隣り
のアドレスのデータD2が、また３回目のＬでは
更に隣りのアドレスのデータD3が、という様に
外部から与えるアドレスを変化させずに４個のデ
ータD1〜D4が順次読出される。ここに第３図の
制御方式を導入しメモリ素子M2に半周期（１周
期は10〜15ns）ずれたを与えると、同様に
してデータD1，D2……の間にそれぞれデータ
D′1，D′2……が読出される。
で、第３図の制御方式を例としたものである。ニ
ブル動作はアドレスを１つ与え、をＨ，Ｌ
に振つて該アドレスに関連する複数の、例えば隣
接する４個またはそれ以上のアドレスから順次デ
ータを読み出す操作をいう。例えばメモリ素子
M1に与える1を第８図の様に変化させると、
１回目の1の立下りで上位アドレスが取り込
まれると共に第３図のtCAC後にデータD1が読み出
され（これは外部から与えられたアドレスに対応
するもの）、次に1をＨ，Ｌ，Ｈ，Ｌ……と変
化させると２回目のＬレベルでは例えばその隣り
のアドレスのデータD2が、また３回目のＬでは
更に隣りのアドレスのデータD3が、という様に
外部から与えるアドレスを変化させずに４個のデ
ータD1〜D4が順次読出される。ここに第３図の
制御方式を導入しメモリ素子M2に半周期（１周
期は10〜15ns）ずれたを与えると、同様に
してデータD1，D2……の間にそれぞれデータ
D′1，D′2……が読出される。
第９図はインタリーブを併用する場合の説明図
で、MG11，MG12，……，MG21，MG22，……
はそれぞれＮ個のメモリ素子からなるメモリ素子
列である。前述した各列に従がえばメモリ素子列
MG11が例えば第１図のメモリ素子M1，M′1，…
…からなり、またメモリ素子列MG12がこれと対
をなすメモリ素子M2，M′2，……からなる。イ
ンタリーブは第３図に示したように、がＬ
になつてから実際にデータ出力線DOUTにデータ
OUT1が現われるまでに空き時間があるので、こ
こを活用しようとするものであり、メモリ素子列
MG11，MG12，……を第１のクロツク1（ダイ
ナミツク型では1となる）で制御する場合に
は他のメモリ素子列MG21，MG22を1とはタイ
ミングのずれた第２のクロツク2（同2）
で制御し、同じアドレス線を時分割に使用してＮ
本のデータ出力線DOUTを共用する。このシステム
で本発明を適用する場合は、メモリ素子列
MG11，MG12にそれぞれ1，IOE2を与え、ま
たメモリ素子列MG2，MG22には更にタイミング
のずれた3，4を与え第３図のOUT1が読
出される迄の空白期間中に他のメモリ素子列の読
出しが行なえるようにする。具体例には第３図お
よび第８図の方式では1，2は1，2
となり、また1〜4は1〜4とな
る。
また第７図の方式では1，2が1，2
になると共に1〜4に対応して1〜
CAS4が追加される。
で、MG11，MG12，……，MG21，MG22，……
はそれぞれＮ個のメモリ素子からなるメモリ素子
列である。前述した各列に従がえばメモリ素子列
MG11が例えば第１図のメモリ素子M1，M′1，…
…からなり、またメモリ素子列MG12がこれと対
をなすメモリ素子M2，M′2，……からなる。イ
ンタリーブは第３図に示したように、がＬ
になつてから実際にデータ出力線DOUTにデータ
OUT1が現われるまでに空き時間があるので、こ
こを活用しようとするものであり、メモリ素子列
MG11，MG12，……を第１のクロツク1（ダイ
ナミツク型では1となる）で制御する場合に
は他のメモリ素子列MG21，MG22を1とはタイ
ミングのずれた第２のクロツク2（同2）
で制御し、同じアドレス線を時分割に使用してＮ
本のデータ出力線DOUTを共用する。このシステム
で本発明を適用する場合は、メモリ素子列
MG11，MG12にそれぞれ1，IOE2を与え、ま
たメモリ素子列MG2，MG22には更にタイミング
のずれた3，4を与え第３図のOUT1が読
出される迄の空白期間中に他のメモリ素子列の読
出しが行なえるようにする。具体例には第３図お
よび第８図の方式では1，2は1，2
となり、また1〜4は1〜4とな
る。
また第７図の方式では1，2が1，2
になると共に1〜4に対応して1〜
CAS4が追加される。
以上の説明は主として読出しについて行つてい
るが、書込みも同様である。つまり第６図に示す
ライトイネーブル端子をＨとすれば読出し、
Ｌとすれば書込みになる。
るが、書込みも同様である。つまり第６図に示す
ライトイネーブル端子をＨとすれば読出し、
Ｌとすれば書込みになる。
(7) 発明の効果
以上述べたように本発明によれば、データ入出
力線を共通にする複数のメモリ素子相互間で、活
性化は同時に行ない、且つデータの入出力制御に
時間差をつけるのでデータの入出力が高速化され
る（データレートが向上する）利点がある。
力線を共通にする複数のメモリ素子相互間で、活
性化は同時に行ない、且つデータの入出力制御に
時間差をつけるのでデータの入出力が高速化され
る（データレートが向上する）利点がある。
第１図は本発明の一実施例を示す概略構成図、
第２図はその動作波形図、第３図は本発明の他の
実施例を示す動作波形図、第４図および第５図は
メモリ素子の外部端子に関する説明図、第６図は
第５図の詳細図、第７図は本発明の異なる実施例
を示す動作波形図、第８図はニブル動作を併用し
た動作波形図、第９図はインタリーブを併用した
概略構成図、第１０図は第４図および第５図のメ
モリ素子に共通する制御信号用パツドの説明図で
ある。 図中、M1，M2はメモリ信号、DINはデータ入
力線、DOUTはデータ出力線、，，，
IOEは制御信号（端子）、Addはアドレス信号
（線）である。
第２図はその動作波形図、第３図は本発明の他の
実施例を示す動作波形図、第４図および第５図は
メモリ素子の外部端子に関する説明図、第６図は
第５図の詳細図、第７図は本発明の異なる実施例
を示す動作波形図、第８図はニブル動作を併用し
た動作波形図、第９図はインタリーブを併用した
概略構成図、第１０図は第４図および第５図のメ
モリ素子に共通する制御信号用パツドの説明図で
ある。 図中、M1，M2はメモリ信号、DINはデータ入
力線、DOUTはデータ出力線、，，，
IOEは制御信号（端子）、Addはアドレス信号
（線）である。
Claims (1)
- 【特許請求の範囲】 １ メモリセル配列およびその周辺回路を内蔵し
たアドレス・マルチプレツクス型ダイナミツクメ
モリ素子を複数個共通のデータ入、出力線に接続
して構成されるメモリシステムにおいて、 前記メモリ素子は、ローアドレスストローブ信
号に応答してローアドレスを取り込み、コラムア
ドレスストローブ信号に応答してコラムアドレス
を取り込むと共にデータ出力部を除く部分が活性
化され、前記ローアドレスストローブ信号、コラ
ムアドレスストローブ信号から独立したクロツク
信号に応答して該データ出力部が活性化される様
に構成されており、 複数個の前記メモリ素子のアドレス端子を共通
のアドレス線に接続し、 複数個の前記メモリ素子のデータ出力線をワイ
アードオア接続し、 素子活性化機能を有する前記ローアドレススト
ローブ信号、コラムアドレスストローブ信号およ
びアドレス信号を複数個の前記メモリ素子に共通
に与え、 前記ローアドレスストローブ信号及びコラムア
ドレスストローブ信号に基づいて同一アドレスを
各メモリ素子に同時に取り込むと共に各メモリ素
子をデータ出力部を除いて同時に活性化して並列
動作させ、 その後各メモリ素子毎に異なるタイミングで前
記出力部を活性化させる制御機能を有する前記ク
ロツクを与えて、該データ出力線を通してデータ
出力を時分割的に行うように構成し、 各メモリ素子に対応する前記クロツクは互いに
活性期間が重ならないようにタイミングがずらさ
れており且つ前記タイミングのずれ量は個々の前
記メモリ素子におけるアドレス取り込みからデー
タ出力までに必要とされる期間よりも短いことを
特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190068A JPS5891590A (ja) | 1981-11-27 | 1981-11-27 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190068A JPS5891590A (ja) | 1981-11-27 | 1981-11-27 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891590A JPS5891590A (ja) | 1983-05-31 |
| JPH0449195B2 true JPH0449195B2 (ja) | 1992-08-10 |
Family
ID=16251813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190068A Granted JPS5891590A (ja) | 1981-11-27 | 1981-11-27 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891590A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157798A (ja) * | 1984-01-26 | 1985-08-19 | Toshiba Corp | 半導体メモリ |
| US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
| JP2537489B2 (ja) * | 1986-02-20 | 1996-09-25 | 富士通株式会社 | 半導体メモリ装置 |
| US4888773A (en) * | 1988-06-15 | 1989-12-19 | International Business Machines Corporation | Smart memory card architecture and interface |
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| JPH07122988B2 (ja) * | 1993-07-30 | 1995-12-25 | 沖電気工業株式会社 | 半導体記憶回路 |
| WO1997035317A1 (fr) * | 1996-03-21 | 1997-09-25 | Hitachi, Ltd. | Processeur a memoire dram integree |
| US6295074B1 (en) | 1996-03-21 | 2001-09-25 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
| US6504548B2 (en) | 1998-09-18 | 2003-01-07 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138138A (en) * | 1975-05-26 | 1976-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor storage device |
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
-
1981
- 1981-11-27 JP JP56190068A patent/JPS5891590A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138138A (en) * | 1975-05-26 | 1976-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor storage device |
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5891590A (ja) | 1983-05-31 |
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