JPH06196656A - ダイナミックｒａｍ - Google Patents

ダイナミックｒａｍ

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JPH06196656A
JPH06196656A JP4263348A JP26334892A JPH06196656A JP H06196656 A JPH06196656 A JP H06196656A JP 4263348 A JP4263348 A JP 4263348A JP 26334892 A JP26334892 A JP 26334892A JP H06196656 A JPH06196656 A JP H06196656A
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JP
Japan
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array
sub
replacement
word line
dynamic ram
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JP4263348A
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English (en)
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Naohiko Sugibayashi
直彦 杉林
Isao Naritake
功夫 成竹
Tatsuya Matano
達也 俣野
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
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    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
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    • G11C8/14—Word line organisation; Word line lay-out

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 ２重ワード線方式を用いたダイナミックＲＡ
Ｍにおいて、不良セルの置換を効率よく行う。 【構成】 不良セル置換用のセルを専用のサブアレイ
１、２に入れ、そのサブアレイを通常のサブアレイ１０
より小さく作ることにより、２重ワード線方式において
置換する単位が大きくなったことによる面積オーバーヘ
ッドを減らす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２重ワード線方式を用
いたダイナミックＲＡＭの不良セルの置き換えに関す
る。
【０００２】
【従来の技術】最近ダイナミックＲＡＭは、金属配線の
微細化の困難を解決するために２重ワード線方式をとり
いれている。このことは、１９９２シンポジウムオンＶ
ＬＳＩサーキット予稿（Ｓｙｍ．ｏｎ ＶＬＳＩ Ｃｉ
ｒｃｕｉｔ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ）ＰＰ１１２−１１３に述べられてい
る。２重ワード線方式を用いたダイナミックＲＡＭの構
成図を図２に示す。
【０００３】２重ワード線方式では、相補のメインワー
ド線２０に対し４本のサブワード線２２が走る。
【０００４】従来のダイナミックＲＡＭの冗長方式で
は、各サブアレイ毎に冗長セルを入れていた。（図３）
これは、ジャーナルオブソリッドステートサーキット
（Ｊｏｕｒ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ）ＶＯＬ．２６ ＰＰ１２−１７（ＪＡＮ．１
９９１）に述べられている。しかし、従来の冗長方式で
は、各サブアレイ毎の不良箇所の数が同じではないので
置換セルがすべて使われることはほとんどなかった。
【０００５】一方、２重ワード線方式では、メインワー
ド線１組分（サブワード線４本分）を一度に置換する必
要があり、通常のダイナミックＲＡＭのサブアレイ当た
りのワード線本数５１２本に対して無視できない数とな
ってきた。サブアレイ当たりのワード線本数が５１２
本、サブアレイが３２行ある１６Ｍｂｉｔ ＤＲＡＭの
場合、置換メインワード線を、サブアレイ当たり４本入
れると、一つのサブアレイ当たりのサブワード線は１６
本なので、１６×３２＝５１２本のサブワード線が存在
することになる。
【０００６】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭの冗長方式では、置換セルが各サブアレイに入
っているため、また、２重ワード線方式のＤＲＡＭでは
一度に置換するセルの単位ば大きくなるため、チップの
面積が大きくなってしまうという問題があった。しか
も、各サブアレイに含まれる不良の数は一定でないので
ほとんどの置換セルは使われないという問題もあった。
【０００７】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭでは、置換用のセルのみが入り、通常のサブアレイ
より小さいサブアレイを備えている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
【０００９】図１が本発明実施例１を説明する。
【００１０】ローリダンダンシサブアレイ１は、通常の
セルアレイの端のセンスアンプ列とリタンダンシセンス
アンプ列３の間に位置する。このリダンシサブアレイ１
にはメインワード線が８組程度入っている。通常のサブ
アレイ１０では５１２／４＝１２８組のメインワード線
が入っている。リダンシサブアレイ１に含まれるセルの
数が通常のサブアレイ１０のそれよりずっと少ないので
大きさもずっと小さい。この８組はどのサブアレイに対
しても置換できる。又、各組には４本のワード線が含ま
れており、それぞれを独立に置換すると合計８×４＝３
２箇所の不良箇所が置換できる。
【００１１】このように置換用サブアレイを小さくする
と、ビット線（図１の２７）が短くなり、従ってビット
線の容量に対するセルの容量の比が通常のサブアレイよ
り大きくなり、置換セルの動作マージンが通常のセルよ
り増す。すると、置換したところが、同様に不良であっ
たという確率は減る。
【００１２】なお、高速化を狙ったＤＲＡＭでは置換セ
ルと被置換セルの両方をセンス動作させ、データとり出
し時に切り替えるとよい。そのとき、本発明のように置
換セル用のサブアレイを小さく必要最小限にしておくこ
とで消費電流のオーバーヘッドを抑えることができる。
【００１３】ここまで、ワード線方向で説明したがビッ
ト線方向でも同様のことが言える。
【００１４】
【発明の効果】以上説明したように本発明は、置換セル
を別のサブアレイにまとめたので行及び列の置換単位を
大きくしても面積の増加がおさえられる。また、置換用
サブアレイを通常のサブアレイより小さくしたので、置
換先のセルの不良を少なくでき、置換アドレスをアクセ
スしたときの電流の増加が少ない。さらに、置換用セル
をキップの中心にもってこれるので置換アドレスをアク
セスしたときのアクセス遅れが少ない。
【図面の簡単な説明】
【図１】本発明の実施例を示す図である。
【図２】２重ワード線の構成図である。
【図３】従来例を示す図である。
【符号の説明】
１ ローリダンダンシセルアレイ ２ カラムリダンダンシセルアレイ ３ リダンダンシ用センスアンプ列 ４ リダンダンシ用ワードドライバ列 １０ 通常のサブアレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｎ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ２重ワード線方式を用いたダイナミック
    ＲＡＭにおいて、不良セル置換用のセルを専用のサブア
    レイに入れ、そのサブアレイを通常のサブアレイより小
    さく作ることを特徴とするダイナミックＲＡＭ。
  2. 【請求項２】 行方向の置換は、メインワード線単位で
    行うことを特徴とする請求項１に記載のダイナミックＲ
    ＡＭ。
JP4263348A 1992-10-01 1992-10-01 ダイナミックｒａｍ Expired - Lifetime JPH0831573B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4263348A JPH0831573B2 (ja) 1992-10-01 1992-10-01 ダイナミックｒａｍ
US08/129,854 US5414660A (en) 1992-10-01 1993-09-30 Double word line type dynamic RAM having redundant sub-array of cells

Applications Claiming Priority (1)

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JP4263348A JPH0831573B2 (ja) 1992-10-01 1992-10-01 ダイナミックｒａｍ

Publications (2)

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JPH06196656A true JPH06196656A (ja) 1994-07-15
JPH0831573B2 JPH0831573B2 (ja) 1996-03-27

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ID=17388228

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JP4263348A Expired - Lifetime JPH0831573B2 (ja) 1992-10-01 1992-10-01 ダイナミックｒａｍ

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