JPH0744223B2 - 電源配線構造の設計方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、大規模LSIに関し、特に、分割設計手段の効
率を高めることができるLSIの電源配線設計方法に関す
る。

（従来の技術） 近年、LSIは、トランジスタの詳細加工技術を背景とし
てますます大規模化および複雑化されて来ている。

その結果、大規模化された１つのLSIを一括して設計す
ることは、膨大な設計時間がかかる等の問題により困難
となっている。そして、LSIの設計時間短縮に対する要
求も強くなってきており、それに答えるべくLSIのチッ
プを複数のブロックに分割して、その分割された部分を
並行して設計する分割設計方法が提案されている。

上記分割設計方法によれば、設計上の問題点が細分化さ
れ明確化される。従って、その問題点の対応がとり易く
なるというメリットがあり、例えば、レイアウト段階に
おいて各ブロックの特性に応じて、計算機による自動配
置配線を用いたり、アレイ機構を用いたりすることがで
きるものである。

さらに、設計の検証を行う際にも、細分化された各ブロ
ックの検証をまず行い、その後に全チップの検証を行う
ことにより効率を上げることができるものである。ま
た、効率をより向上させるために、上記分割設計を重ね
て行う階層設計も提案されている。

上記の如くLSIの設計において分割設計／階層設計が主
流となって来ているが、この分割設計を成功させるか否
かはいかに各ブロックの独立性を高められるか否かにか
かっている。すなわち、となりのブロックの設計が終わ
らなければあるブロックの設計に着手できない状態（独
立性が低い状態）では設計時間を短縮することはできな
い。

そして、LSIの上記分割設計におけるパターン設計段階
でこの独立性を害する大きな要因として幹線電源配線が
上げられる。

LSIはトランジスタの集合体であり、基本的に電源の供
給なしにトランジスタを動作させることは不可能であ
る。そしてこの電源は、通常、チップの周辺に配設され
たパッドからチップへ供給され、チップ内の各部分へ供
給されるため、チップ内において電源の各部分への供給
ルートを設計しなければならないものであった。また、
上記電源配線の設計において、近年のLSIは高速動作が
要求されるので、トランジスタの動作が電源に与えるノ
イズ等も考慮する必要があった。

そして、従来においては幹線電源配線の設計はLSI全体
を視点として行われており、上記分割設計における各ブ
ロックの独立性といったことに対しては全く考慮されて
いなかった。例えば、第17図の従来例に示す如くに上記
分割設計によってブロックA,ブロックＢを独立してパタ
ーン設計し、２つの異なる電位の幹線電源配線1,2を配
設した場合、各ブロックと上記幹線配線1,2とを接続点
4,6を介して結ぶ電源線3,5が干渉し合う可能性が大であ
った。

（発明が解決しようとする課題） すなわち、第17図に示した従来例においては、上記幹線
電源配線1,2は、ブロックA,Bを並行して別々に設計した
場合、上記電源線3,5が干渉（接触）し合う可能性があ
る様に配設されているものであった。そのため、各ブロ
ックの設計が終了し、電源線の設計に移った時点で、上
記電源線の干渉を避けるためにブロックA,Bのパターン
を変更設計しなおす必要が生じる危険性があった。その
場合、パターン変更のため、むだな設計時間が費される
こととなり、上記分割設計の利点を十分に生かしきれな
いという問題点があった。

本発明は、上述した問題点を解決するためになされたも
のであり、その目的は、上記分割設計の利点を十分に生
かすと共に設計時間を短縮することができるLSIの電源
配線構造およびその設計方法を提供することである。

［発明の構成］ （課題を解決するための手段） 上記発明を達成する為に、本発明による設計方法は、互
いに隣接する複数の矩形ブロックを備えたLSIチップに
おいて、少なくとも２つの異なる電源電位をLSIチップ
上の各ブロックへ供給するための電源配線構造の設計方
法であって、各々の矩形ブロックの少なくとも１辺に接
して高電位の第１の電源線を配し、更にその外側に前記
第１の電源線に接して基準電位の第２の電源線を配し、
隣接する前記矩形ブロックの前記第２の電源線は合体し
て幅の広い電源線となし、隣接する前記矩形ブロックの
前記第１の電源線は、前記隣接する前記矩形ブロックの
少なくとも１つの角の近傍で、電源補強線を介して互い
に接続されていることを特徴とする。

（作用） 上記の如き、電源配線構造することによって、各ブロッ
クと幹線電源配線とを接続する電源線を設計するに当
り、上記電源線相互の干渉の起る可能性は全くないた
め、パターン変更等の時間的ロスなしに各ブロックの電
源線を同時に設計できるものである。

（実施例） 第１図〜第６図を参照して、本発明の第１実施例につい
て説明する。

第１図に示す如くに、この電源配線構造では、２つの異
なる電源電位をブロックＡへ供給するための第１の幹線
電源配線（第１の部分）９と第２の幹線電源配線（第２
の部分）11とを有している。そして、第１の電源電位を
供給するための上記第１の幹線電源配線９は、上記ブロ
ックＡを囲む様に隣接して設けられ、第２の電源電位を
供給するための上記第２の幹線電源配線11は、上記第１
の幹線電源配線９を囲む様に配設されている。第１図に
おいては、説明のために複数のブロックの内の１つを示
しており、図示していない他のブロックの電源配線も同
様の構造となっている。従って、全ブロックをプレイス
（配置）した状態で上記第２の幹線電源配線11は、第３
図の番号17に示す如くに各ブロック間に配設されてい
る。

第２図および第４図は、第１図および第３図に示した実
施例において、各ブロックと上記第１および第２の幹線
電源配線9,11とを接続点12,14を介して接続するための
電源線13,15を配設した状態を示したものである。図か
ら明らかな様に、各ブロックにおいて電源線13,15のレ
イアウトがどの様になっていても、電源線相互が干渉
（接触）し合うことは全くないものである。

次に、上記第１実施例における電源配線の設計方法につ
いて説明する。

まず、上記第１の幹線電源配線９を各ブロックをそれぞ
れ囲む様に隣接して配設し、上記第２の幹線電源配線11
を上記各ブロックにおける上記第１の幹線電源配線９を
囲む様に配設する。そして、上記各ブロックをチップ上
において配置（プレイス）して、各ブロック間におい
て、上記第２の幹線電源配線11を２本隣接して配設す
る。次に、各ブロックと上記第１および第２の幹線電源
配線9,11とを接続手段である接続点12,14を介して接続
する電源線13,15を配設する。

ここで、各ブロックの第１の幹線電源配線９の最も外側
が基準電位となる様にしておけば、プレイスした際に、
上記基準電位側に太い幹線電源ができるため、基準電位
の安定化の観点から見て有利である。特にCMOSLSIでは
基準電位は低電位側であり、そちらに多くのNMOSトラン
ジスタが接続されており、NMOSトランジスタの方がPMOS
トランジスタに比べ駆動力が強いことから発生する雑音
も大きくなり易い。従って、基準電位の幹線が太いこと
は特に有効である。

さらに、幹線電源の割当て方法を全ブロックに渡って統
一すると（例えば外側が全て基準電位電源となる様にす
ると）電源の配線間違いといったミスも軽減できる。

この第１実施例においては、第１図および第３図に示し
た第１実施例の電源配線構造のブロック角の部分に、更
に電源補強線21が付加されている。これにより、第１の
幹線電源配線９が相互に接続され、電源の補強が行われ
る。

次に、第７図および第８図を参照して、本発明の第２実
施例について説明する。

この第２実施例は、３つの異なる電源電位を各ブロック
へ供給するものに本発明を適用したものであり、各ブロ
ックを囲む様に第１の幹線電源配線23が配設されてお
り、その第１の幹線電源配線23を囲む様に第２の幹線電
源配線25が配設されている。そして、その第２の幹線電
源配線25を囲む様に第３の幹線電源配線27が配設されて
いるものである。ここで、隣接する第１の幹線電源配線
23の接続及び第２の幹線電源配線25の接続は、前記第１
の実施例と同様に、矩形ブロックの角に位置する電源補
強線を用いて行われる。

次に、第９図から第12図を参照して、本発明の第３実施
例について説明する。

第３実施例においては、第１および第２の幹線電源配線
29,31が、各ブロックの一部分を囲む様に配設されてい
る。すなわち、第９図および第10図に示す例では、第１
および第２の幹線電源配線29,31は、各ブロックの３つ
の側方を囲む様に配設されており、第11図に示す例で
は、２つの側方を第12図に示す例では、１つの側方を囲
む様に配設されている。ここでも、隣接する第１の幹線
電源配線を互いに接続するには、前述の実施例と同様
に、角に位置する電源補強線を用いて行われる。

次に、第13図および第14図を参照して、本発明の第４実
施例について説明する。

この第４実施例においては、第13図に示す如くに、第１
および第２の幹線電源配線33,35における各ブロックの
１つの側方を他の異なる導電層の配線37で構成したもの
である。そして、第14図に示す例では、各ブロックの相
対する２つの側方を他の異なる導電層の配線39,41で構
成しているものである。

さらに、第15図には、本発明の第６実施例が示されてお
り、この第６実施例は、アレイ状マクロブロック47と自
動配置配線によるマクロブロック49へ本発明を適用した
ものである。

そして、第16図には、本発明の第７実施例が示されてい
る。この第７実施例は、六角形のブロックに本発明を適
用したものである。第５実施例及び第６実施例において
も、隣接する第１の幹線電源配線を互いに接続するに
は、前述の実施例と同様に、角に位置する電源補強線を
用いて行われる。

本発明は、上述した実施例に限定されるものではなく、
上記実施例を組合せた様々な実施例が含まれていること
は言うまでもないことである。

［発明の効果］ 上述の如くに、本発明によれば、少なくとも２つの異な
る電源電位を複数に分割されたブロックに供給するため
の幹線電源配線における第１の部分を各ブロックごとに
隣接して配設し、上記幹線電源配線における第１の部分
以外の第２の部分を、上記第１の部分の隣接して配設
し、上記各ブロックをチップ上においてプレイス（配
置）し、上記各ブロックと上記幹線電源配線とを接続す
る電源線を配設して電源配線を形成する様にしたため、
各ブロックと幹線電源配線とを接続する電源線を設計す
るに当り、上記電源線相互の干渉の起る可能性は全くな
い。そのため、パターン変更等の時間的ロスなしに各ブ
ロックの電源線を同時に設計できるものである。

【図面の簡単な説明】

第１図は、本発明を実施したLSIにおける分割ブロック
の電源配線構造の平面図、 第２図は、第１図に示す実施例において電源線を配設し
た状態を示す図、 第３図は、第１図に示した実施例の変形例を示す図、 第４図は、第３図に示す変形例において電源線を配設し
た状態を示す図、 第５図および第６図は、本発明に従う電源配線構造の第
１実施例の電源補強線を示す図、 第７図および第８図は、本発明に従う電源配線構造の第
２実施例を示す図、 第９図〜第12図は、本発明に従う電源配線構造の第３実
施例を示す図、 第13図および第14図は、本発明に従う電源配線構造の第
４実施例を示す図、 第15図及び第16図は、それぞれ本発明に従う電源配線構
造の第５実施例及び第６実施例を示す図、 第17図は、従来技術による分割ブロックの電源配設構造
を示す図である。 9,23,29,33,43……第１の幹線電源配線（第１の部分） 11,25,31,35,45……第２の幹線電源配線（第２の部分） 13,15……電源線 12,14……接続手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】互いに隣接する複数の矩形ブロックを備え
   たLSIチップの設計において、少なくとも２つの異なる
   電源電位をLSIチップ上の各ブロックへ供給する為の電
   源配線構造の設計方法であって、各々の矩形ブロックの
   少なくとも１辺に接して高電位の第１の電源線を配し、
   更にその外側に前記第１の電源線に接して基準電位の第
   ２の電源線を配し、前記第１及び第２の電源線を備えた
   少なくとも２つの矩形ブロックを隣接させ、前記少なく
   とも２つの矩形ブロック間の第２の電源線を合体させ前
   記第２の電源線より幅の広い新たな第３の電源線とし、
   前記少なくとも２つの矩形ブロックの各々の少なくとも
   １つの角近傍の前記第１の電源線に、前記少なくとも２
   つの矩形ブロックを接続する電源補強線を配することを
   特徴とする電源配線構造の設計方法。
2. 【請求項２】前記第１の電源線及び前記第２の電源線
   は、夫々の矩形ブロックの四方を取り囲んでいることを
   特徴とする請求項１に記載の電源配線構造の設計方法。